JPS62550B2 - - Google Patents
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- Publication number
- JPS62550B2 JPS62550B2 JP20837181A JP20837181A JPS62550B2 JP S62550 B2 JPS62550 B2 JP S62550B2 JP 20837181 A JP20837181 A JP 20837181A JP 20837181 A JP20837181 A JP 20837181A JP S62550 B2 JPS62550 B2 JP S62550B2
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- Prior art keywords
- data
- element data
- register
- logic
- pipeline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は、ベクトル演算処理方式、特に複数個
の要素データについての総和または総積を演算す
るに当つて、各要素データについての有効性指示
ビツトを対にしてパイプライン演算部に供給する
ようにし、パイプラインの流れをみだすことな
く、非有効データを排除して演算できるようにし
たベクトル演算処理方式に関するものである。
の要素データについての総和または総積を演算す
るに当つて、各要素データについての有効性指示
ビツトを対にしてパイプライン演算部に供給する
ようにし、パイプラインの流れをみだすことな
く、非有効データを排除して演算できるようにし
たベクトル演算処理方式に関するものである。
(B) 技術の背景と問題点
従来から、ベクトル・データの演算において、
要素データの総和や総積を求めることがパイプラ
イン処理によつて行なわれている。しかし、或る
一連の要素データのうちの幾つかのものについて
演算する必要がないというような場合には、予め
当該要素データを選び出して取除いておき、有効
な要素データのみをパイプライン演算部に供給す
る如き対策がとられている。これはパイプライン
処理の流れが非所望に間欠的となることを防止す
るためと考えてよい。
要素データの総和や総積を求めることがパイプラ
イン処理によつて行なわれている。しかし、或る
一連の要素データのうちの幾つかのものについて
演算する必要がないというような場合には、予め
当該要素データを選び出して取除いておき、有効
な要素データのみをパイプライン演算部に供給す
る如き対策がとられている。これはパイプライン
処理の流れが非所望に間欠的となることを防止す
るためと考えてよい。
(C) 発明の目的と構成
本発明は上記の点を解決することを目的として
おり、本発明のベクトル演算処理方式は、記憶装
置上の複数個の要素データを読出し、それら要素
データについての総和または総積を演算するベク
トル演算処理方式において、上記各要素データに
対応して有効／無効を示すマスク・ビツトをもう
けて上記各要素データと対にしてパイプライン演
算部に供給するよう構成し、上記要素データが無
効であつた場合に上記パイプライン演算部に対し
て当該要素データとして予め定めた論理「０」ま
たは「１」のいずれか一方を供給すると共に途中
演算結果データの有効性をマスク・ビツトにて指
示しておくようにしたことを特徴としている。以
下図面を参照しつつ説明する。
おり、本発明のベクトル演算処理方式は、記憶装
置上の複数個の要素データを読出し、それら要素
データについての総和または総積を演算するベク
トル演算処理方式において、上記各要素データに
対応して有効／無効を示すマスク・ビツトをもう
けて上記各要素データと対にしてパイプライン演
算部に供給するよう構成し、上記要素データが無
効であつた場合に上記パイプライン演算部に対し
て当該要素データとして予め定めた論理「０」ま
たは「１」のいずれか一方を供給すると共に途中
演算結果データの有効性をマスク・ビツトにて指
示しておくようにしたことを特徴としている。以
下図面を参照しつつ説明する。
(D) 発明の実施例
第１図は本発明の一実施例構成、第２図はタイ
ム・チヤートを示す。図中、１は記憶装置、２は
要素データ列、３はマスク・ビツト列、４はパイ
プライン演算部、５は入力レジスタであつて要素
データがセツトされるもの、６はループ・バツ
ク・レジスタであつて中間結果データがセツトさ
れるもの、７，８は夫々前処理部、９，１０は
夫々入力段中間レジスタ、１１は演算器（加算器
又は乗算器）、１２は出力段中間レジスタ、１３
は後処理部、１４は演算結果レジスタ、１５ない
し２１はマスク・ビツト保持部、２２はアンド回
路、２３はオア回路を表わしている。
ム・チヤートを示す。図中、１は記憶装置、２は
要素データ列、３はマスク・ビツト列、４はパイ
プライン演算部、５は入力レジスタであつて要素
データがセツトされるもの、６はループ・バツ
ク・レジスタであつて中間結果データがセツトさ
れるもの、７，８は夫々前処理部、９，１０は
夫々入力段中間レジスタ、１１は演算器（加算器
又は乗算器）、１２は出力段中間レジスタ、１３
は後処理部、１４は演算結果レジスタ、１５ない
し２１はマスク・ビツト保持部、２２はアンド回
路、２３はオア回路を表わしている。
本発明においては、図示の要素データa1ないし
ａNについて例えば a1＋a2＋a4＋a7＋………… の如く、任意所望の要素データa3，a5，a6，……
を除いた形で総和を求める如き場合を対象として
いる。
ａNについて例えば a1＋a2＋a4＋a7＋………… の如く、任意所望の要素データa3，a5，a6，……
を除いた形で総和を求める如き場合を対象として
いる。
上記の場合、各要素データaiの有効性を示すマ
スク・ビツトmiが、当該要素データaiと１対１に
用意されており、当該要素データaiと一諸にパイ
プライン演算部に供給されてゆく。上記設定例の
場合には、要素データa1，a2，a4，a7，……に対
応するマスク・ビツトm1，m2，m4，m7，……に
は論理「１」が与えられ、非有効要素データa3，
a5，a6，……に対応するマスク・ビツトm3，
m5，m6，……には論理「０」が与えられる。そ
して、（a1，１），（a2，１），（a3，０），（a4，
１），（a5，０），（a6，０），（a7，１），……がパ
イプライン演算部４に供給されてゆく。
スク・ビツトmiが、当該要素データaiと１対１に
用意されており、当該要素データaiと一諸にパイ
プライン演算部に供給されてゆく。上記設定例の
場合には、要素データa1，a2，a4，a7，……に対
応するマスク・ビツトm1，m2，m4，m7，……に
は論理「１」が与えられ、非有効要素データa3，
a5，a6，……に対応するマスク・ビツトm3，
m5，m6，……には論理「０」が与えられる。そ
して、（a1，１），（a2，１），（a3，０），（a4，
１），（a5，０），（a6，０），（a7，１），……がパ
イプライン演算部４に供給されてゆく。
今例に上記（a1，１）が供給される段階におい
て、図示レジスタ１４内に有効な中間結果データ
a(-3)が存在しているとすると、図示マスク・ビ
ツト保持部２１の内容は論理「１」となつてい
る。上記（a1，１）が供給されると、要素データ
a1はレジスタ５にセツトされ、かつマスク・ビツ
トm1＝１は保持部１５にセツトされる。またこ
のとき上記中間結果データa(-3)がレジスタ６に
セツトされ、かつマスク・ビツトm(-3)＝１が保
持部１６にセツトされる。そしてデータa(-2)が
レジスタ１４にセツトされ、保持部２１に論理
「１」がセツトされる。このとき保持部１５と１
６との内容が夫々論理「１」であることから、前
処理部７，８は共に動作して指数合わせなどを行
ない、データa1がレジスタ９にセツトされかつデ
ータa(-3)がレジスタ１０にセツトされる。この
とき保持部１７と１８とに夫々論理「１」がセツ
トされる。またデータa2がレジスタ５にセツトさ
れ、保持部１５にm2＝１がセツトされ、データ
a(-2)がレジスタ６にセツトされ、保持部１６に
m(-2)＝１がセツトされる。そしてデータa(-1)
がレジスタ１４にセツトされ、保持部１６に
m(-1)＝１がセツトされる。
て、図示レジスタ１４内に有効な中間結果データ
a(-3)が存在しているとすると、図示マスク・ビ
ツト保持部２１の内容は論理「１」となつてい
る。上記（a1，１）が供給されると、要素データ
a1はレジスタ５にセツトされ、かつマスク・ビツ
トm1＝１は保持部１５にセツトされる。またこ
のとき上記中間結果データa(-3)がレジスタ６に
セツトされ、かつマスク・ビツトm(-3)＝１が保
持部１６にセツトされる。そしてデータa(-2)が
レジスタ１４にセツトされ、保持部２１に論理
「１」がセツトされる。このとき保持部１５と１
６との内容が夫々論理「１」であることから、前
処理部７，８は共に動作して指数合わせなどを行
ない、データa1がレジスタ９にセツトされかつデ
ータa(-3)がレジスタ１０にセツトされる。この
とき保持部１７と１８とに夫々論理「１」がセツ
トされる。またデータa2がレジスタ５にセツトさ
れ、保持部１５にm2＝１がセツトされ、データ
a(-2)がレジスタ６にセツトされ、保持部１６に
m(-2)＝１がセツトされる。そしてデータa(-1)
がレジスタ１４にセツトされ、保持部１６に
m(-1)＝１がセツトされる。
次のタイミングにおいて、レジスタ１２に対し
てデータ（a(-3)＋a1）がセツトされ、保持部１９
と２０とに論理「１」がセツトされ、レジスタ９
にデータa2がセツトされ、保持部１７に論理
「１」がセツトされ、レジスタ１０にデータa(-2)
がセツトされ、保持部１８に論理「１」がセツト
され、レジスタ５にデータa3がセツトされ、保持
部１５に論理「０」がセツトされ、レジスタ６に
データa(-1)がセツトされ、保持部１６に論理
「１」がセツトされ、レジスタ１４にデータa0が
セツトされ、保持部２１に論理「１」がセツトさ
れる。
てデータ（a(-3)＋a1）がセツトされ、保持部１９
と２０とに論理「１」がセツトされ、レジスタ９
にデータa2がセツトされ、保持部１７に論理
「１」がセツトされ、レジスタ１０にデータa(-2)
がセツトされ、保持部１８に論理「１」がセツト
され、レジスタ５にデータa3がセツトされ、保持
部１５に論理「０」がセツトされ、レジスタ６に
データa(-1)がセツトされ、保持部１６に論理
「１」がセツトされ、レジスタ１４にデータa0が
セツトされ、保持部２１に論理「１」がセツトさ
れる。
次のタイミングにおいて、データ（a(-3)＋
a1）が後処理部によつて正規化などされた上でレ
ジスタ１４にセツトされ、保持部２１に論理
「１」がセツトされ、レジスタ１２にデータ
（a(-2)＋a2）がセツトされ、保持部１９と２０と
に論理「１」がセツトされ、レジスタ９にデータ
a3（→強制的に値「０」とされている）がセツト
され、保持部１７に論理「０」がセツトされ、レ
ジスタ１０にデータa(-1)がセツトされ、保持部
１８に論理「０」がセツトされ、レジスタ５にデ
ータa4がセツトされ、保持部１５に論理「１」が
セツトされ、レジスタ６にデータa0がセツトさ
れ、保持部１６に論理「１」がセツトされる。
a1）が後処理部によつて正規化などされた上でレ
ジスタ１４にセツトされ、保持部２１に論理
「１」がセツトされ、レジスタ１２にデータ
（a(-2)＋a2）がセツトされ、保持部１９と２０と
に論理「１」がセツトされ、レジスタ９にデータ
a3（→強制的に値「０」とされている）がセツト
され、保持部１７に論理「０」がセツトされ、レ
ジスタ１０にデータa(-1)がセツトされ、保持部
１８に論理「０」がセツトされ、レジスタ５にデ
ータa4がセツトされ、保持部１５に論理「１」が
セツトされ、レジスタ６にデータa0がセツトさ
れ、保持部１６に論理「１」がセツトされる。
以下、第２図に示されるタイム・チヤートの如
く処理が進められてゆく。そして、レジスタ１２
の内容については、保持部２０が有効を示してい
れば有効とされる。
く処理が進められてゆく。そして、レジスタ１２
の内容については、保持部２０が有効を示してい
れば有効とされる。
保持部１７には、保持部１５と１６とのAND
をとつたものが入力される。即ち例えば、第２図
のタイムチヤートに於けるＴ＝３の時点、つまり
（a3，０）が（５，15）にそして、（a-1，１）が
（６，16）に入力された場合、次の時点では15
（０）と16（１）とのANDをとつた「０」が１７
にセツトされ、この演算で生ずるかもしれない演
算例外を無視する。つまり、２入力データのう
ち、少なくとも一方のデータが無効な場合に該当
し、加算器ではさらに次の時点で「０」＋a-1の演
算を行なうが、この演算の結果はa-1そのもので
あり、演算例外は予想されないからである。さら
にまた２入力データの両方が無効な場合１５と１
６にはともに０がセツトされ、次の時点でAND
された結果として１７には「０」がセツトされ、
この演算「０」＋「０」で生ずるかも知れない演算
例外（有効数字例外等）は無視する。
をとつたものが入力される。即ち例えば、第２図
のタイムチヤートに於けるＴ＝３の時点、つまり
（a3，０）が（５，15）にそして、（a-1，１）が
（６，16）に入力された場合、次の時点では15
（０）と16（１）とのANDをとつた「０」が１７
にセツトされ、この演算で生ずるかもしれない演
算例外を無視する。つまり、２入力データのう
ち、少なくとも一方のデータが無効な場合に該当
し、加算器ではさらに次の時点で「０」＋a-1の演
算を行なうが、この演算の結果はa-1そのもので
あり、演算例外は予想されないからである。さら
にまた２入力データの両方が無効な場合１５と１
６にはともに０がセツトされ、次の時点でAND
された結果として１７には「０」がセツトされ、
この演算「０」＋「０」で生ずるかも知れない演算
例外（有効数字例外等）は無視する。
上記において要素データの総和について示した
が、総積についても同様に処理されてゆく。ただ
し、この場合には非有効データがレジスタ５にセ
ツトされたとき、レジスタ９には強制的に値
「１」がセツトされる形となる。
が、総積についても同様に処理されてゆく。ただ
し、この場合には非有効データがレジスタ５にセ
ツトされたとき、レジスタ９には強制的に値
「１」がセツトされる形となる。
(E) 発明の効果
以上説明した如く、本発明によれば、一部に非
有効な要素データを含む要素データ列についてパ
イプライン処理によつて総和または総積を得るこ
とが可能となる。
有効な要素データを含む要素データ列についてパ
イプライン処理によつて総和または総積を得るこ
とが可能となる。
第１図は本発明の一実施例構成を示し、第２図
はタイム・チヤートを示す。 図中、１は記憶装置、２は要素データ列、３は
マスク・ビツト列、４はパイプライン演算部、１
５ないし２１はマスク・ビツト保持部を表わす。
はタイム・チヤートを示す。 図中、１は記憶装置、２は要素データ列、３は
マスク・ビツト列、４はパイプライン演算部、１
５ないし２１はマスク・ビツト保持部を表わす。
Claims (1)
- １ 記憶装置上の複数個の要素データを読出し、
それら要素データについての総和または総積を演
算するベクトル演算処理方式において、上記各要
素データに対応して有効／無効を示すマスク・ビ
ツトをもうけて上記各要素データと対にしてパイ
プライン演算部に供給するよう構成し、上記要素
データが無効であつた場合に上記パイプライン演
算部に対して当該要素データとして予め定めた論
理「０」または「１」のいずれか一方を供給する
と共に途中演算結果データの有効性をマスク・ビ
ツトにて指示しておくようにしたことを特徴とす
るベクトル演算処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20837181A JPS58109971A (ja) | 1981-12-23 | 1981-12-23 | ベクトル演算処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20837181A JPS58109971A (ja) | 1981-12-23 | 1981-12-23 | ベクトル演算処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58109971A JPS58109971A (ja) | 1983-06-30 |
| JPS62550B2 true JPS62550B2 (ja) | 1987-01-08 |
Family
ID=16555173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20837181A Granted JPS58109971A (ja) | 1981-12-23 | 1981-12-23 | ベクトル演算処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58109971A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01284970A (ja) * | 1988-05-11 | 1989-11-16 | Nec Corp | イテレーション演算回路 |
| JPH01284969A (ja) * | 1988-05-11 | 1989-11-16 | Nec Corp | イテレーション演算回路 |
| JPH0273248U (ja) * | 1988-11-25 | 1990-06-05 | ||
| JPH02148145A (ja) * | 1988-11-29 | 1990-06-07 | Koufu Nippon Denki Kk | ベクトル演算装置のチェック回路 |
| GB2476800A (en) | 2010-01-07 | 2011-07-13 | Linear Algebra Technologies Ltd | Sparse matrix vector multiplier using a bit map of non-zero elements to control scheduling of arithmetic operations |
-
1981
- 1981-12-23 JP JP20837181A patent/JPS58109971A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58109971A (ja) | 1983-06-30 |
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