JPH01284969A - イテレーション演算回路 - Google Patents
イテレーション演算回路Info
- Publication number
- JPH01284969A JPH01284969A JP11590188A JP11590188A JPH01284969A JP H01284969 A JPH01284969 A JP H01284969A JP 11590188 A JP11590188 A JP 11590188A JP 11590188 A JP11590188 A JP 11590188A JP H01284969 A JPH01284969 A JP H01284969A
- Authority
- JP
- Japan
- Prior art keywords
- register
- vector
- input
- output
- held
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はベクトル処理装置に関し、特にマスク付ベクト
ルデータのイテレーション演算回路に関する。
ルデータのイテレーション演算回路に関する。
従来、ベクトル処理装置でマスク付ベクトルデータのイ
テレーション演算を行なう場合、ベクトルデータをコン
プレスするコンプレス命令と、コンプレスされた有効ベ
クトルデータについて、イテレーション演算を行なうイ
テレーション命令と、演算後のベクトルデータをエキス
バンドするエキスバンド命令の３つの命令が必要であっ
た。
テレーション演算を行なう場合、ベクトルデータをコン
プレスするコンプレス命令と、コンプレスされた有効ベ
クトルデータについて、イテレーション演算を行なうイ
テレーション命令と、演算後のベクトルデータをエキス
バンドするエキスバンド命令の３つの命令が必要であっ
た。
第３図はイテレーション演算回路の従来例のブロック図
、第４図はフンプレス命令によるベクトルデータの変化
を示す図、第５図はイテレーション演算実行によるベク
トルデータの変化を示す図、第６図はエキスバンド命令
によるベクトルデータの変化を示す図である。
、第４図はフンプレス命令によるベクトルデータの変化
を示す図、第５図はイテレーション演算実行によるベク
トルデータの変化を示す図、第６図はエキスバンド命令
によるベクトルデータの変化を示す図である。
ベクトルレジスタ１８には要素数ｎのベクトルデータＶ
Ｏ（０）、ＶＯ（１）、−、ＶＯ（ｎ−１）が格納され
、マスクレジスタ１７にはベクトルデータＶＯ（０）、
ＶＯ（１）、 ・、ＶＯ（ｎ−１）（７）有効／無効（
“１パのとき有効、１１０ ＩＩのとき無効）を示す情
報が格納されている。すなわち、この例ではベクトルデ
ータＶＯ（０）、ＶＯ（２）、・・・ＶＯ（ｎ−１）に
対応するマスクビットが１″となっており、コンプレス
命令により、これらの有効であるべ’） ト）Ｌｔデー
’ＺＶＯ（０）、ＶＯ（２）、−、ＶＯ（ｎ−１）が入
カベクトルレジスタ１１のエリア■１（０） 、 Ｖｌ
（１） 、・・・、 Ｖ １ （ｍ−１）にそれぞれ
格納される。そして、イテレーション命令により、これ
らのコンプレスされたベクトルデータＶｌ（０）。
Ｏ（０）、ＶＯ（１）、−、ＶＯ（ｎ−１）が格納され
、マスクレジスタ１７にはベクトルデータＶＯ（０）、
ＶＯ（１）、 ・、ＶＯ（ｎ−１）（７）有効／無効（
“１パのとき有効、１１０ ＩＩのとき無効）を示す情
報が格納されている。すなわち、この例ではベクトルデ
ータＶＯ（０）、ＶＯ（２）、・・・ＶＯ（ｎ−１）に
対応するマスクビットが１″となっており、コンプレス
命令により、これらの有効であるべ’） ト）Ｌｔデー
’ＺＶＯ（０）、ＶＯ（２）、−、ＶＯ（ｎ−１）が入
カベクトルレジスタ１１のエリア■１（０） 、 Ｖｌ
（１） 、・・・、 Ｖ １ （ｍ−１）にそれぞれ
格納される。そして、イテレーション命令により、これ
らのコンプレスされたベクトルデータＶｌ（０）。
Ｖｌ（１）、・・・、 Ｖ １ （１−１）を用いて、
漸化式％式％） （ただし、■は加算または乗りを示し、Ｖ２（−１）は
初期値Ｓ１が与えられる） で表わされるイテレーション演算が行なわれる。
漸化式％式％） （ただし、■は加算または乗りを示し、Ｖ２（−１）は
初期値Ｓ１が与えられる） で表わされるイテレーション演算が行なわれる。
まず、セレクタ付入力レジスタ１３により初期値Ｓ１が
選択され、初期値Ｓ１とベクトルデータＶ １ （０）
を用いて演算回路１４で８１■Ｖ １ （０）の演算が
行なわれ、演算結果Ｖ ２ （０）が出力レジスタ１５
に保持されるとともに、出カベクトルレジスタ１６の最
初のエリアに保持され・る。次に、セレクタ付入力レジ
スタ１３では出力レジスタ１５に保持されている演算結
果Ｖ ２ （０）が選択され、入力レジスタ１２にはベ
クトルデータｖ１（１）が保持されて、演算回路１４で
Ｖ ２ （０）■Ｖ１（１）の演算が行なわれ、＠算結
果Ｖ ２ （１）が出力レジスタ１５に保持されるとと
もに、出カベクトルレジスタ１６のＶ ２ （０）の次
のエリアに格納される。以下、同様の処理が繰り返され
、出力レジスタ１６には全ての演算結果Ｖ２（０）、Ｖ
２（１）、・・・、 Ｖ ２ （ＩＩ−１１が格納され
ることになる。
選択され、初期値Ｓ１とベクトルデータＶ １ （０）
を用いて演算回路１４で８１■Ｖ １ （０）の演算が
行なわれ、演算結果Ｖ ２ （０）が出力レジスタ１５
に保持されるとともに、出カベクトルレジスタ１６の最
初のエリアに保持され・る。次に、セレクタ付入力レジ
スタ１３では出力レジスタ１５に保持されている演算結
果Ｖ ２ （０）が選択され、入力レジスタ１２にはベ
クトルデータｖ１（１）が保持されて、演算回路１４で
Ｖ ２ （０）■Ｖ１（１）の演算が行なわれ、＠算結
果Ｖ ２ （１）が出力レジスタ１５に保持されるとと
もに、出カベクトルレジスタ１６のＶ ２ （０）の次
のエリアに格納される。以下、同様の処理が繰り返され
、出力レジスタ１６には全ての演算結果Ｖ２（０）、Ｖ
２（１）、・・・、 Ｖ ２ （ＩＩ−１１が格納され
ることになる。
最後に、エキスバンド命令により、出カベクトルレジス
タ１６に格納されているベクトルデータＶ２（０） 、
Ｖ２（１） 、 ・、 Ｖ２（ｍ−１） ｌｆｉ、マ
スクレジスタ１７の附随する要素数ｎのベクトルレジス
タ１９におけるマスクビットが有効（ビットに“１″が
立っている）のエリアＶ３（０）、Ｖ３（２）、・・・
、 Ｖ ３ （ｎ−１）にそれぞれ格納される。マスク
ビットが無効（ビットに“Ｏ１１が立っている）のエリ
アＶ３（１）、・・・には予め与えられたデータが格納
されている。
タ１６に格納されているベクトルデータＶ２（０） 、
Ｖ２（１） 、 ・、 Ｖ２（ｍ−１） ｌｆｉ、マ
スクレジスタ１７の附随する要素数ｎのベクトルレジス
タ１９におけるマスクビットが有効（ビットに“１″が
立っている）のエリアＶ３（０）、Ｖ３（２）、・・・
、 Ｖ ３ （ｎ−１）にそれぞれ格納される。マスク
ビットが無効（ビットに“Ｏ１１が立っている）のエリ
アＶ３（１）、・・・には予め与えられたデータが格納
されている。
上述した従来のベクトル処理装置は、イテレーション演
算回路がイテレーション演算を行なうだけであり、３種
類の命令を実行しなければならないので、演算時間が長
いという欠点がある。
算回路がイテレーション演算を行なうだけであり、３種
類の命令を実行しなければならないので、演算時間が長
いという欠点がある。
（問題点を解決するための手段〕
本発明のイテレーション演算回路は、
複数の要素からなるベクトルデータが格納されている入
カベクトルレジスタと、 入カベクトルレジスタに格納されているベクトルデータ
の各要素の有効／無効を示すマスク情報が格納されてい
るマスクレジスタと、 入カベクトルレジスタから出力されたベクトルデータの
各要素が順次保持される入力レジスタと、マスクレジス
タに格納されている、入力レジスタのベクトルデータに
対応している前記情報を入力し、該情報が有効を示して
いるとき書込み信号を出力する入力レジスタ制御回路と
、 演算開始時は所定の初期値を、演算開始後は演算結果を
選択し、入力レジスタ制御回路の出力する書込み信号に
よって保持するセレクタ付入力レジスタと、 入力レジスタとセレクタ付入力レジスタにそれぞれ保持
されたデータ間の演算を行なう演算回路と、 演算回路の演算結果をｔｔ算毎に保持する出力レジスタ
と、 マスクレジスタに格納されている、入力レジスタのベク
トルデータに対応している情報を入力し、該情報が有効
を示しているとき占込み信号を出力する出カベクトルレ
ジスタ制御回路と、出カベクトルレジスタ制御回路から
出力された書込み信号により、出力レジスタに出力され
た演算結果を、マスクレジスタの有効を示す情報に対応
するエリアに先頭から順番に保持していく出カベクトル
レジスタとを有する。
カベクトルレジスタと、 入カベクトルレジスタに格納されているベクトルデータ
の各要素の有効／無効を示すマスク情報が格納されてい
るマスクレジスタと、 入カベクトルレジスタから出力されたベクトルデータの
各要素が順次保持される入力レジスタと、マスクレジス
タに格納されている、入力レジスタのベクトルデータに
対応している前記情報を入力し、該情報が有効を示して
いるとき書込み信号を出力する入力レジスタ制御回路と
、 演算開始時は所定の初期値を、演算開始後は演算結果を
選択し、入力レジスタ制御回路の出力する書込み信号に
よって保持するセレクタ付入力レジスタと、 入力レジスタとセレクタ付入力レジスタにそれぞれ保持
されたデータ間の演算を行なう演算回路と、 演算回路の演算結果をｔｔ算毎に保持する出力レジスタ
と、 マスクレジスタに格納されている、入力レジスタのベク
トルデータに対応している情報を入力し、該情報が有効
を示しているとき占込み信号を出力する出カベクトルレ
ジスタ制御回路と、出カベクトルレジスタ制御回路から
出力された書込み信号により、出力レジスタに出力され
た演算結果を、マスクレジスタの有効を示す情報に対応
するエリアに先頭から順番に保持していく出カベクトル
レジスタとを有する。
イテレーション演算回路内でコンプレス処理、エキスバ
ンド処理を行なうことにより、コンプレス命令、エキス
バンド命令を必要とせず、１命令でイテレーション演算
が実行されるので演算時間が短縮される。
ンド処理を行なうことにより、コンプレス命令、エキス
バンド命令を必要とせず、１命令でイテレーション演算
が実行されるので演算時間が短縮される。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のイテレーション演算回路の一実施例の
ブロック図、第２図は本実施例における入カベクトルレ
ジスタ１と、演算終了侵の出カベクトルレジスタ６の内
容を示す図である。
ブロック図、第２図は本実施例における入カベクトルレ
ジスタ１と、演算終了侵の出カベクトルレジスタ６の内
容を示す図である。
本実施例は、ベクトルデータが格納されている入カベク
トルレジスタ１と、入カベクトルレジスタ１の各要素の
有効／無効を示す情報が格納されているマスクレジスタ
７と、入カベクトルレジスタ１から出力されたベクトル
データの各要素を順次保持する入力レジスタ２と、マス
クレジスタ７に格納されている、入力レジスタ２に保持
されているベクトルデータに対応している情報を入力し
、該情報が有効く＝“１”）を示しているとき書込み信
号を出力する入力レジスタ制御回路８と、出力レジスタ
５と、演算開始時は所定の初期ｆＩｉＳ１を、演ＷＲ始
後は出力レジスタ５に保持されている演算結果を選択し
、入力レジスタ制御回路８の出力する書込み信号によっ
て保持するセレクタ付レジスタ３と、入力レジスタ２と
セレクタ付レジスタ３にそれぞれ保持されているデータ
間の演算を行ない演算結果を出力レジスタ５に出力する
演算回路４と、マスクレジスタ７に格納されている、入
力レジスタ２に保持されているベクトルデータに対応す
る情報を入力し、該情報が有効を示しているとき占込み
信号を出力する出カベクトルレジスタ制御回路９と、マ
スクレジスタ７の各情報に対応するエリアからなり、無
効（＝“０″）を示す情報に対応するエリアには予め所
定のデータが保持されており、出カベクトルレジスタ制
御回路９から出力された書込み信号により、出力レジス
タ５に出力された演算結果を、マスクレジスタ７の有効
を示す情報に対応するエリアに先頭から順番に保持して
いく出カベクトルレジスタ６とからなる。
トルレジスタ１と、入カベクトルレジスタ１の各要素の
有効／無効を示す情報が格納されているマスクレジスタ
７と、入カベクトルレジスタ１から出力されたベクトル
データの各要素を順次保持する入力レジスタ２と、マス
クレジスタ７に格納されている、入力レジスタ２に保持
されているベクトルデータに対応している情報を入力し
、該情報が有効く＝“１”）を示しているとき書込み信
号を出力する入力レジスタ制御回路８と、出力レジスタ
５と、演算開始時は所定の初期ｆＩｉＳ１を、演ＷＲ始
後は出力レジスタ５に保持されている演算結果を選択し
、入力レジスタ制御回路８の出力する書込み信号によっ
て保持するセレクタ付レジスタ３と、入力レジスタ２と
セレクタ付レジスタ３にそれぞれ保持されているデータ
間の演算を行ない演算結果を出力レジスタ５に出力する
演算回路４と、マスクレジスタ７に格納されている、入
力レジスタ２に保持されているベクトルデータに対応す
る情報を入力し、該情報が有効を示しているとき占込み
信号を出力する出カベクトルレジスタ制御回路９と、マ
スクレジスタ７の各情報に対応するエリアからなり、無
効（＝“０″）を示す情報に対応するエリアには予め所
定のデータが保持されており、出カベクトルレジスタ制
御回路９から出力された書込み信号により、出力レジス
タ５に出力された演算結果を、マスクレジスタ７の有効
を示す情報に対応するエリアに先頭から順番に保持して
いく出カベクトルレジスタ６とからなる。
次に、本実施例の動作について説明する。
入カベクトルレジスタ１には要素数ｎのベクトルデータ
Ｖ ５ （０） 、 Ｖ ５ （１） 、−Ｖ ５ （
ｎ−１）が格納され、マスクレジスタ７にはベクトルデ
ータＶ５（０１、Ｖ５（１）、・・・、 Ｖ ５ （ｎ
−１）の有効／無効（“１″のとき有効、“０″のとぎ
無効）を示す情報” １０１・・・１″が格納され、ま
た出カベクトルレジスタ６の無効を示すマスク情報に対
応するエリアには所定のベクトルデータＶ６（１）、・
・・が予め格納されているものとし、ｌ／（第２図）、
漸化式 ％式％ （ただし、■は加算または乗算を示し、■２ （−１）
は初期値Ｓ１が与えられる）で表されるイテレーション
演算を行なうものとする。＠算が開始されると、入力レ
ジスタ２に入カベクトルレジスタ１からベクトルデータ
Ｖ ５ （０）が入力し、保持されるとともにセレクタ
付入力レジスタ３により初期値Ｓ１が選択され保持され
る。
Ｖ ５ （０） 、 Ｖ ５ （１） 、−Ｖ ５ （
ｎ−１）が格納され、マスクレジスタ７にはベクトルデ
ータＶ５（０１、Ｖ５（１）、・・・、 Ｖ ５ （ｎ
−１）の有効／無効（“１″のとき有効、“０″のとぎ
無効）を示す情報” １０１・・・１″が格納され、ま
た出カベクトルレジスタ６の無効を示すマスク情報に対
応するエリアには所定のベクトルデータＶ６（１）、・
・・が予め格納されているものとし、ｌ／（第２図）、
漸化式 ％式％ （ただし、■は加算または乗算を示し、■２ （−１）
は初期値Ｓ１が与えられる）で表されるイテレーション
演算を行なうものとする。＠算が開始されると、入力レ
ジスタ２に入カベクトルレジスタ１からベクトルデータ
Ｖ ５ （０）が入力し、保持されるとともにセレクタ
付入力レジスタ３により初期値Ｓ１が選択され保持され
る。
そして、入力レジスタ２、セレクタ付人カレジスタ３に
それぞれ保持されているベクトルデータＶ５（０）、初
期値Ｓ１を用いて演算回路４で５１０Ｖ ５ （０）の
演算が行なわれ、演算結果Ｖ ６ （０）が出力レジス
タ５に保持される。このときベクトルデータＶ ５ （
０）のマスクビットは“１″であるので入力レジスタ制
御回路８と出力ベクｌ−ルレジスタ制御回路９からは書
込み信号が出力されているので、出力レジスタ５に出力
された演算結果ｖＯ（０）はセレクタ付入力レジスタ３
で選択、保持されるとともに出カベクトルレジスタ６の
先頭のエリアに保持される。次に、入力レジスタ２には
ベクトルデータＶ ５ （１）が保持され、演算回路４
は演算結果Ｖ ６ （０）とベクトルデータＶ ５ （
１）を用イテ演ｇｖ ６ （０） ＯＶ ５ （１）
ヲ行ない、演暉結宋Ｖ ６ （１）を出力レジスタ５に
出力する。このとき、ベクトルデータＶ ５ （１）の
マスクビットは０′。
それぞれ保持されているベクトルデータＶ５（０）、初
期値Ｓ１を用いて演算回路４で５１０Ｖ ５ （０）の
演算が行なわれ、演算結果Ｖ ６ （０）が出力レジス
タ５に保持される。このときベクトルデータＶ ５ （
０）のマスクビットは“１″であるので入力レジスタ制
御回路８と出力ベクｌ−ルレジスタ制御回路９からは書
込み信号が出力されているので、出力レジスタ５に出力
された演算結果ｖＯ（０）はセレクタ付入力レジスタ３
で選択、保持されるとともに出カベクトルレジスタ６の
先頭のエリアに保持される。次に、入力レジスタ２には
ベクトルデータＶ ５ （１）が保持され、演算回路４
は演算結果Ｖ ６ （０）とベクトルデータＶ ５ （
１）を用イテ演ｇｖ ６ （０） ＯＶ ５ （１）
ヲ行ない、演暉結宋Ｖ ６ （１）を出力レジスタ５に
出力する。このとき、ベクトルデータＶ ５ （１）の
マスクビットは０′。
であるので入力レジスタの制御回路８、出力レジスタ制
御回路９から書込み信号が出力されず、演算結果Ｖ ６
（１）はセレクタ付入力レジスタ３、出カベクトルレ
ジスタ６には保持されない。しだがって、出カベクトル
レジスタ６の２番目のエリアには予め格納されたベクト
ルデータＶ ６ （１）がそのまま残る。次に、ベクト
ルデータＶ ５ （２）が入力レジスタ２に保持され、
セレクタ付入力レジスタ３に保持されている演算結果Ｖ
６ （０）と演算回路４でＶ ６ （０）ＯＶ ５
（２）の演算が行なわれ、演ｎ結果Ｖ ６ （２）が出
力レジスタ５に保持される。
御回路９から書込み信号が出力されず、演算結果Ｖ ６
（１）はセレクタ付入力レジスタ３、出カベクトルレ
ジスタ６には保持されない。しだがって、出カベクトル
レジスタ６の２番目のエリアには予め格納されたベクト
ルデータＶ ６ （１）がそのまま残る。次に、ベクト
ルデータＶ ５ （２）が入力レジスタ２に保持され、
セレクタ付入力レジスタ３に保持されている演算結果Ｖ
６ （０）と演算回路４でＶ ６ （０）ＯＶ ５
（２）の演算が行なわれ、演ｎ結果Ｖ ６ （２）が出
力レジスタ５に保持される。
このとき、ベクトルデータＶ ５ （２）に対するマス
クビットは“１′′であるので、入力レジスタ制御回路
８、出カベクトルレジスタ制御回路９から内込み信号が
出力され、演算結果Ｖ ６ （２）はセレクタ付入力レ
ジスタ３に保持されるとともに、出カベクトルレジスタ
６の３番目のエリアに格納される。以下、同様の処理が
繰り返され、出カベクトルレジスタ６の格納データは最
終的にＶ６（０）。
クビットは“１′′であるので、入力レジスタ制御回路
８、出カベクトルレジスタ制御回路９から内込み信号が
出力され、演算結果Ｖ ６ （２）はセレクタ付入力レ
ジスタ３に保持されるとともに、出カベクトルレジスタ
６の３番目のエリアに格納される。以下、同様の処理が
繰り返され、出カベクトルレジスタ６の格納データは最
終的にＶ６（０）。
６（１）、Ｖ６（２）、・・・、Ｖ６（ｎ−１）となる
。
。
以上説明したように本発明は、イテレーション演算回路
内でコンプレス処理、エキスバンド処理を行なうことに
より、コンプレス命令、エキスバンド命令を必要としな
いで１命令でマスク付イテレーション演算が実行される
ので、演算時間が短縮される効果がある。
内でコンプレス処理、エキスバンド処理を行なうことに
より、コンプレス命令、エキスバンド命令を必要としな
いで１命令でマスク付イテレーション演算が実行される
ので、演算時間が短縮される効果がある。
第１図は本発明のイテレーション演算回路の一実施例の
ブロック図、第２図は本実施例における入カベクトルレ
ジスタ１と演算終了後の出カベクトルレジスタ６の内容
を示す図、第３図はイテレーション演算回路の従来例の
ブロック図、第４図は］ンブレス命令によるベクトルデ
ータの変化を示す図、第５図はイテレーション演算実行
によるベクトルデータの変化を示す図、第６図はエキス
バンド命令によるベクトルデータの変化を示す図である
。 １・・・入カベクトルレジスタ、 ２・・・入力レジスタ、 ３・・・セレクタ付入力レジスタ、 ４・・・演算回路、 ５・・・出力レジスタ、 ６・・・出カベクトルレジスタ、 ７・・・マスクレジスタ、 ８・・・入力レジスタ制御回路、 ９・・・出カベクトルレジスタ制御回路。
ブロック図、第２図は本実施例における入カベクトルレ
ジスタ１と演算終了後の出カベクトルレジスタ６の内容
を示す図、第３図はイテレーション演算回路の従来例の
ブロック図、第４図は］ンブレス命令によるベクトルデ
ータの変化を示す図、第５図はイテレーション演算実行
によるベクトルデータの変化を示す図、第６図はエキス
バンド命令によるベクトルデータの変化を示す図である
。 １・・・入カベクトルレジスタ、 ２・・・入力レジスタ、 ３・・・セレクタ付入力レジスタ、 ４・・・演算回路、 ５・・・出力レジスタ、 ６・・・出カベクトルレジスタ、 ７・・・マスクレジスタ、 ８・・・入力レジスタ制御回路、 ９・・・出カベクトルレジスタ制御回路。
Claims (1)
- 【特許請求の範囲】 １、マスク付ベクトルデータのイテレーシヨン演算を行
なう、ベクトル処理装置のイテレーション演算回路であ
つて、 複数の要素からなるベクトルデータが格納されている入
力ベクトルレジスタと、 入カベクトルレジスタに格納されているベクトルデータ
の各要素の有効／無効を示す情報が格納されているマス
クレジスタと、 入力ベクトルレジスタから出力されたベクトルデータの
各要素が順次保持される入力レジスタと、マスクレジス
タに格納されている、入力レジスタのベクトルデータに
対応している前記情報を入力し、該情報が有効を示して
いるとき書込み信号を出力する入力レジスタ制御回路と
、 演算開始時は所定の初期値を、演算開始後は演算結果を
選択し、入力レジスタ制御回路の出力する書込み信号に
よつて保持するセレクタ付入力レジスタと、 入力レジスタとセレクタ付入力レジスタにそれぞれ保持
されたデータ間の演算を行なう演算回路と、 演算回路の演算結果を演算毎に保持する出力レジスタと
、 マスクレジスタに格納されている、入力レジスタのベク
トルデータに対応している情報を入力し、該情報が有効
を示しているとき書込み信号を出力する出力ベクトルレ
ジスタ制御回路と、 出力ベクトルレジスタ制御回路から出力された書込み信
号により、出力レジスタに出力された演算結果を、マス
クレジスタの有効を示す情報に対応するエリアに先頭か
ら順番に保持していく出力ベクトルレジスタとを有する
イテレーシヨン演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11590188A JPH01284969A (ja) | 1988-05-11 | 1988-05-11 | イテレーション演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11590188A JPH01284969A (ja) | 1988-05-11 | 1988-05-11 | イテレーション演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01284969A true JPH01284969A (ja) | 1989-11-16 |
Family
ID=14674012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11590188A Pending JPH01284969A (ja) | 1988-05-11 | 1988-05-11 | イテレーション演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01284969A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723174A (en) * | 1980-07-17 | 1982-02-06 | Fujitsu Ltd | Arithmetic system using mask register |
| JPS58109971A (ja) * | 1981-12-23 | 1983-06-30 | Fujitsu Ltd | ベクトル演算処理方式 |
-
1988
- 1988-05-11 JP JP11590188A patent/JPH01284969A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723174A (en) * | 1980-07-17 | 1982-02-06 | Fujitsu Ltd | Arithmetic system using mask register |
| JPS58109971A (ja) * | 1981-12-23 | 1983-06-30 | Fujitsu Ltd | ベクトル演算処理方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6028015B2 (ja) | 情報処理装置 | |
| JP3237858B2 (ja) | 演算装置 | |
| KR100417398B1 (ko) | 디에스피의명령어블록반복처리방법 | |
| JPH0410108B2 (ja) | ||
| JP3323312B2 (ja) | 高速化した試験パターン発生器 | |
| JPH01284969A (ja) | イテレーション演算回路 | |
| JPH01284970A (ja) | イテレーション演算回路 | |
| JPH05143633A (ja) | イソジオメトリツク形高速フーリエ変換実現方式 | |
| US5854919A (en) | Processor and its operation processing method for processing operation having bit width exceeding data width of bit storage unit | |
| JP3693873B2 (ja) | マスクビット数演算装置、ベクトル処理装置、情報処理装置 | |
| JPH0721154A (ja) | ベクトル処理装置 | |
| JPS59123957A (ja) | デジタル信号演算装置 | |
| SU561966A1 (ru) | Вычислительна система дл обработки чисел и многомерных векторов | |
| JPH027139A (ja) | ストアデータレジスタ選択方式 | |
| JPH0398163A (ja) | ベクトルデータ処理装置 | |
| JPS62221059A (ja) | 中央処理装置 | |
| JPS63208124A (ja) | マイクロプログラム制御装置 | |
| SU1205142A1 (ru) | Устройство управлени обращением к сверхоперативной пам ти | |
| JPH0343865A (ja) | ベクトル・データ処理装置 | |
| JPH0792902A (ja) | プログラマブルコントローラ | |
| JPS607531A (ja) | 論理シミユレ−シヨン装置 | |
| JPH02126322A (ja) | 情報処理装置 | |
| JPH01287728A (ja) | データ処理装置 | |
| JPH04352238A (ja) | 半導体集積回路 | |
| JPS60682B2 (ja) | 論理演算装置 |