JPS60682B2 - 論理演算装置 - Google Patents

Description

【発明の詳細な説明】 本発明はシーケンス制御装置等の演算処理部に設けられ
る論理演算回路に関するものである。

従来この種の装置として第１図に示すようなストアドプ
ログラム方式のシーケンス制御装置が用いられており、
図中、１はパルス符号変調等によってタイミングパルス
（基本波信号）を発生し、装置内の回路に出力するタイ
ミング回路、２は該タイミングパルスを入力してプログ
ラムを１ステップずつ進行させるためのカウント信号を
出力するプログラムカウンタ、３は該プログラムカウン
タ信号を受けて記憶されている番地信号を指定するため
のプログラムメモリ、４は上記タイミングパルスと上記
プログラムメモ川こて指定された番地信号を入力して、
図示しないスイッチなどの外部入力信号を受けてこれら
の入力信号を選択的に供給出力する入力回路、５は該入
力回路から選択供給される番地信号と上記タイミングパ
ルス、およびプログラムメモリから入力される番地信号
の指定を受けて演算を行なう演算回路、６は該演算回路
の演算出力を、上記プｏグラムメモリ３から与えられる
アドレスの外部出力へタイミングパルスと共に出力する
出力回路である。上記のように構成されたシーケンス制
御装置は、一般にステップ形、ダイオードマトリックス
形、およびストアドプログラム形などの形式に大別され
るが、このうち、本発明に係るストアドプログラム形の
中央演算処理部等に適用される論理演算回路について説
明する。まず、プログラムメモリ３にシーケンスプログ
ラムが格納されるが、その内容を大別すると、論理演算
命令、入出力アドレスよりなり、前者の論理演算命令は
演算回路５へ、後者の入出力アドレスは入力回路４もし
くは出力回路６へ夫々の入力信号として提供される。

また上記プログラムメモリ３のアドレスは、プログラム
カウンタ２によって１ステップずつ作動進行する。さら
に演算回路５はプログラムメモＩＪ３からの論理演算命
令により演算を実行する。またそのときの演算入力とな
るプログラムメモＩＪ３が指定するアドレスの外部入力
信号は入力回路４から供給され、この演算出力はプログ
ラムメモリ３が指定するアドレスの出力回路６へ出力さ
れる。このような演算方式、即ち時分割サイクリツク演
算方式によって、プログラムカゥンタ２は周期的な循環
作動を行ない、その結果プログラムが周期的に循環され
、その都度演算を実行する。

従来のシーケンス制御装置は以上のように構成されてお
り、プログラムカウン夕２は１回の演算行程において、
その都度、１ステップ作動を行なうための周期的な循環
作動をしなければならず、プログラム効率が悪いと、そ
のための演算効率の遅延、時間の浪費等の煩わしごを招
いていた。本発明は上記のような従来のものの欠点を除
去するためになされたもので、プログラムのステップ数
を極力減少し、効率の良いプログラムを構成し、且つ論
理シーケンス図およびリレーシーケンス図の何れからも
容易にプログラムできる演算装置を提供することを目的
としている。以下本発明の１実施例について図を用いて
詳細に説明する。

第２図に論理演算回路図、第３図に第２図を説明するた
めのタイミングチャート図、第４図に第２図を説明する
ための論理シーケンス回路図、第５図に第４図のシーケ
ンス回路図、第６図に本実施例装置の全体回路図を示す
。上記第２図において、１ １はＡＮＤ回路を示し、該
ＡＮＤ回路１１の入力に排他論理和回路１２，１３が接
続され、このＡＮＤ回路１ １の出力側に排他論理和ゲ
ート１４が接続されている。上記４個の回路１１，１２
，１３および１４によって論理演算の基本となるＡＮＤ
演算とＯＲ演算が行なわれる。即ち、前記排他論理和回
路１２，１３および１４の各入力にＡＮＤ演算「 また
はＯＲ演算の何れかを演算命令する入力信号は、プログ
ラムメモリ３より入力端子Ａを介して供給される。１５
はＯＲ回路で、その出力は排他論理和回路１２にｔ ま
た入力は入力端子Ｂに夫々接続されている。１６は外部
入力信号を入力端子Ｃから印加され、排他論理和回路１
９に出力し、さらに、タイミング回路川こ接続した入力
端子Ｄから供給されるタイミング信号をトリガ信号とす
るフリップフロップ回路、１７は入力端を排他論理和回
路１４に接続して、上記ＡＮＤ演算またはＯＲ演算の結
果が印加され、その出力は出力端子Ｆに出力されると共
に上記○Ｒ回路１５の入力端に綾続するフリップフロッ
プ回路、１８は上記の内容を包括してブロックを構成し
ている全体を示す。

第３図は上記実施例を説明するタイミングチャートであ
り、図において、ＣＬはプログラムカウンタ２からプロ
グラムメモリ３に印加されるタイミング信号、◇，，◇
２はタイミング回路１より供給される１８０ｏ位相の異
なったタイミング信号を示している。

第４図は上記実施例を説明する論理シーケンスであり、
図において、１００はＡＮＤ回路「 １０１はＯＲ回路
、１１，１２，１３は入力、０１は出力を示している。

第５図は上記実施例を説明するコーディングであり、第
４図に示す論理シーケンスをコーディングしたものであ
る。図において、■〜■はプログラムのステップ番号を
示している。上述のように構成された第２図、第３図、
第４図および第５図において、夫々に図示された回路の
動作説明を行なう。

まず、第２図に示す排他論理和回路１２，１３および１
４と、ＡＮＤ回路１１は入力２系統のＡＮＤ演算または
ＯＲ演算を行なう。即ち、プログラムメモリ３より入力
端子ＡにＯＲ／ＡＮＤ演算命令が与えられるが、この命
令は勿論プログラムによって決定されるものであり、論
理レベルが”１″のときにＯＲ命令、同様に論理基準値
が”０″ のときにＡＮＤ命令となる。いま、仮りに、
ＡＮＤ命令で入力端子Ａがｍｏ″ になると「排他論理
和回路１２，１３および１４は非反転回路となり、ＯＲ
回路１５またはフリップフロップ回路１６からの出力は
反転されずにＡＮＤ回路１１の２個の入力様に印加され
、このＡＮＤ回路１１の出力も反転せずにフリップフロ
ップ回路１７に与えられる。従って、この場合は２系統
の入力によってＡＮＤ演算を実行したことになる。また
、上記の動作説明とは逆に、入力端子Ａにｎｌ″が印加
されて、ＯＲ演算命令を実行する場合、排他論理和ゲー
ト１２，１３および１４は夫々反転回路となり、ＡＮＤ
回路１１を含めて、ＯＲ演算が行なわれる。

即ち、ＯＲ回路１５もしくは、フリツプフロツプ回路１
６の何れかの出力がＩＩ１″となれば、排他論理和回略
１４の出力は１１１″となる。つぎに第３図を用いてフ
リップフロップ回路１６，１７によるトリガ信号のタイ
ミングを説明する。

まず第１のフリツプフロツプ回路１６は入力回路４から
提供される外部入力信号を一時保持するために設けられ
、第２のフリップフロップ回路１７は、演算結果を一時
保持するためのものである。図示されたＣＬは、第１図
に示すプログラムカウンタ２の出力信号であり、Ｔ，時
間で１ステップの演算を実行する。このＴ，時間内にお
いては、さらにぐ，，？２のタイミング信号が示すよう
に２分割されており、第１のフリツプフロツプ回路１６
はこのタイミング信号◇，で、第２のフリップフロツプ
回路１７はタイミング信号０２で夫々トリガされており
、このトリガは入力端子Ｄ，Ｅより夫々印加される。上
記のような機能を有するフリップフロツプ回路を備えた
ことにより、まず、入力端子Ｂの入力信号がＩＩＯ＾を
示すとき、ＯＲ回路１５の出力には第２のフリツプフロ
ップ回路１７の出力がそのまま発生する。これは前回ス
テップによる演算結果を示し、今回行なわれる演算は、
この前回の演算結果と入力端子Ｃより与えられる外部入
力信号とを入力端子Ａから指令されるＯＲ／ＡＮＤ命令
の内容に従って演算を実行する。また、タイミング信号
ぐ，で外部入力信号がフリツブフロツプ回路１６を経た
出力と、ＯＲ回路１５に出力されている前回のステップ
時における演算結果との間で、ＡＮＤ演算またはＯＲ演
算され、タイミング信号Ｊ２ において今回の演算結果
がフリップフロッブ回路１７に出力され、この演算結果
をＯＲ回路１５に帰還して次回のステップ演算に使用さ
れる。

このようにして順次入力演算が実行され、最終的な演算
結果はフリップフロップ回路１７に保持されて、プログ
ラムメモリ３からの出力命令により出力回路６へこの演
算結果が印加される。なお、ＳＴＡＲＴ命令で、演算最
初の１ステップ目にはかならずＯＲ要素１５の入力端子
Ｂにｍｌ″信号が印加される。

例えば、ＳＴＡＲＴの入力番地を１とすれば、この入力
信号を演算回路に取り込むことから開始するという意味
でこのステップにおいて入力端子Ｂに”１１ｒ信号を強
制的に印加し、且つ入力端子ＡはＡＮＤ命令（ＯＲ命令
でもよい）すなわち”０″信号が与えられる。そしてタ
イミング？，で入力番地１の入力信号がフリップフロッ
プ回路１６に出力される。従って排他論理和回路１４の
出力には外部入力信号がそのま）出力され、タイミング
信号◇２ によりフリップフロツプ回路１７に保持され
る。このことから明らかなようにＳＴＡＲＴ命令のとき
は外部入力信号をフリップフロツプ回路１７に出力する
ことを目的として入力端子Ｂにｎｌｒが印加されるもの
である。つぎに具体的なシーケンス例として第４図を例
にとり、上記演算回路の動作を説明する。

この説明に関連して、第５図は、第４図の論理シーケン
スを命令語に変換したもので通常、コーディングと称し
ている。まずステップ■はＳＴＡＲＴ ＩＩでこの入力
信号１１を演算回路に取り込み、これが入力データとし
てフリツプフロツプ回路１７で保持される。ステップ■
はＡＮＤ命令のため、入力１２とステップ■に取り込ん
だ入力１１がＡＮＤ演算され、その結果がフリップフロ
ップ回路１７に保持される。ステップ■はステップ■の
演算結果と入力１３とがＯＲ演算され、その結果がフリ
ップフロップ回路１７に保持される。つぎのステップ■
はステップ■で得られた演算結果、即ちフＩＪップフロ
ップ回路１７の出力は外部出力０１へ出力される。この
ようにして上記論理シーケンス例は、プログラム容量を
４ステップ必要とするのみで効率が良く、図示しない従
来装置においては上記第４図のＡＮＤ回路１００を一度
出力させて、再度ＰＲ回路１０１から入力するというよ
うにプログラムステップ数を２ステップ増加させなけれ
ばならなかつた。

つぎに上記第２図の論理演算回路を内蔵する本実施例の
全体回路図が示される第６図を用いて説明する。

図中、１８は第１図と同一またはそれに相当するブロッ
クを示し、２１は反転命令が印加される入力端子日より
入力を受け、その出力をブロック１８の入力端子Ｃに送
出する排他論理和回路、２２は上記入力端子日とブロッ
ク１８の出力を受けて出力端子Ｊに出力する排他論理和
回路、２３は外部入力信号Ｌと出力選択指令信号Ｋを入
力して排他論理和回路２１へ出力する切換ゲート、２７
は２４，２５およびＮに示すレジスタで構成されブロッ
ク１０と上記第３図に示すタイミング信号◇．またはめ
２ の出力を受けて切換ゲート２３に出力するプッシュ
ダウンスタツク（ファーストインラースアウトシフトレ
ジスタまたは、後入れ先出し積重ね方式の検出手段）、
３０はタイミング信号０，を入力する入力端子Ｍと、タ
イミング信号め２を入力する入力端子Ｎより夫々のタイ
ミング信号が印加され、、さらに入力端子ＰにはＳＴＡ
ＲＴ呼び出し命令が印加され、入力端子ＱにはＳＴＡＲ
Ｔ命令が印加されて、ＳＴＡＲＴ命令時にはタイミング
信号め２ を、ＳＴＡＲｈ呼び出し命令時にはタイミン
グ信号０，をプッシュダウンスタック２７に出力する切
換ゲートである。上記のような論理演算回路において、
外部入力を反転して入力する場合、入力端子日の論理レ
ベルをＨ１″とすると、排他論理和回路２１は反転回路
となるので、入力端子Ｃへ外部入力信号を反転して印加
することになる。また、演算結果を反転して出力信号と
する場合、上記と同様に入力端子日が論理レベルＨＩ″
となり、排他論理和回路２２は反転回路となる。このよ
うにして、入力端子則こ論理レベルｍｒが印加されると
、排他論理和回路２１，２２により演算時の入出力信号
が反転する。次に演算途中の演算結果を一時待避させて
おき、後に必要なときにその結果を演算入力する場合に
ついて説明する。

第７図はその具体例を示す論理シーケンス回路で、２入
力のＡＮＤ回路２００，２０１の各出力がＯＲ回路２０
２に接続している。このような回路において、入力１４
，１５をＡＮＤ演算し、この演算結果を一時待避させ、
入力１６，１７のＡＮＤ演算が完了した後で、この結果
と先に待避させた結果とをＯＲ演算して出力０２に出力
する。上述の論理シーケンス回路をプログラムし、コー
ディングしたものが第８図であり、図において■−■は
プログラムステップ番号を表わしている。

まずステップ■はＳＴＡＲＴ命令として第６図に示す入
力端子Ｑにｎ１″を印加し、切襖ゲート３０出力には入
力端子Ｍから入力されたタイミング信号◇，が出力され
、これをプッシュダウンスタツク２７に印加する。この
ときのプッシュダウンスタツク２７は入力端子Ｆ→レジ
スタ ２４→レジスタ２５…→レジスタＮの方向にデー
タがシフトする。従ってタイミング信号◇，‘まプッシ
ュダウンスタツク２７のトリガ信号となり、出力端子Ｆ
からの演算結果がレジスタ２４に移項され、且つレジス
タ２４のデータがレジスタ２５に移項される。このよう
なことからタイミング信号？２の場合には入力１４が出
力端子Ｆに出力される。つぎに、ステップ■は、入力１
４と入力１５のＡＮＤ演算が行なわれ、出力端子Ｆにそ
の演算結果が保持される。続いて、ステップ■では再び
ＳＴＡＲＴ命令となり、タイミング信号め，で入力１
４と入力１５とのＡＮＤ演算結果がレジスタ２４に待避
され、タイミング信号◇２で入力１６が出力端子Ｆに保
持され、ステップ■では入力１６および１７のＡＮＤ演
算が実行される。つぎのステップ■はＳＴＡＲＴの呼び
出し命令で「入力端子ＫおよびＰに夫々ｍｌ″を印加し
、このとき、切換ゲート２３はしジスタ２４の出力信号
を出力する。また切襖ゲート３０はタイミング信号◇２
を入力端子Ｎから入力し、プッシュダウンスタツク２７
へ出力する。従って、タイミング信号少，で先に待避し
ていた入力１４と１５のＡＮＤ演算の結果と出力端子Ｆ
に保持されている入力１６と１７のＡＮＤ演算の結果と
のＯＲ演算が実行される。また、タイミング信号ぐ２の
演算結果は出力端子Ｆに出力され、入力端子Ｑがｎｏ″
であればプッシュダウンスタツク２７のデータはしジス
タＮ…→レジスタ２５→レジスタ２４の方向に移項する
。従って、レジスタ２４の内容は消滅し、レジスタ２５
の内容が新たに保持され、ステップ■は出力命令として
、出力端子Ｆの演算結果を出力０２に出力する。上記説
明から明らかなように、ＳＴＡＲＴ命令で途中の演算結
果がプッシュダウンスタック２７に待避され、その待避
可能な数はしジスタ２４，２５あるいはＮの数となる。

またＳＴＡＲＴの呼び出し命令の場合には、ブッシュダ
ウンスタツク２７に待避している内容が読み出され、こ
の読み出す順序は、後から待避したものを優先して順次
行なう。このようにして、プッシュダウンスタツク２７
の機能として、データの書き込み時は古いデータから順
番に新しいデータを書き込み、且つ読み出し時は新しい
データから順番にデ」夕を読み出す動作を示している。
また、第８図のステップ■に示されるＳＴＡＲＴ命令で
待避した演算結果は、第７図の論理シーケンス回路例と
は無関係であるように、最初のＳＴＡＲＴ命令で待避す
る演算結果は、以後の演算結果には何ら影響のないこと
が明らかである。なお、上記の説明において、論理基準
値を入力する回路に論理和回路、第１および第２の排他
論理和回路出力を入力とする回路に論理積回路とを用い
て説明したが、夫々の回路を逆に配設してもよく、また
フリツプフロツプ回路をラツチ回路にて作動しても同様
の効果を得ることができる。

以上のように本発明によれば、ＡＮＤおよびＯＲ演算は
勿論、回路の入力または出力を反転することにより任意
の論理シーケンスを演算可能にすると同時に、プッシュ
ダウンスタックを用いてより複雑な論理シーケンスも容
易にプログラムすることが可能な演算回路を提供するこ
とができ、しかも上記プログラムのステップ数を極力少
なくしたことにより、リレーシーケンス等からも簡単に
効率のよいプログラムを作成することができる効果があ
る。

【図面の簡単な説明】

第１図は従来のストアドプログラム方式によるシーケン
ス制御装置を示すブロック図、第２図は本発明の実施例
を示す論理演算回路図、第３図は第２図の実施例を説明
するタイミングチャート、第４図は第２図の実施例を説
明する論理シーケンス回路図、第５図は上記第４図の論
理シーケンス回路図を説明するコーディングブロック図
、第６図は本発明の他の実施例を示す論理演算回路図、
第７図は上記第６図に示す他の実施例を説明する論理シ
ーケンス回路図、第８図は上記第７図の論理シーケンス
回路を説明するコーディングブロック図である。 １：タイミング回路、２：プログラムカウンタ、５：演
算回路、４：入力回路、６：出力回路、３：プログラム
メモリ、１ １：ＡＮＤ回路、１２，１３，１４：排他
論理和回路、１５：ＯＲ回路、１６，１７：フリツプフ
ロツプ回路、２１，２２：排他論理和回路、２３，３０
：切襖ゲート、２４，２６，２６：レジスタ、２７：プ
ッシュダウンスタツク、１００，２００，２０１：ＡＮ
Ｄ回路、１０１，２０２：ＯＲ回路。 図中、同一符号は同一又は相当部分を示す。第８図 第１図 第２図 第３図 第４図 第５図 第６図 第７図

Claims (1)

1. 【特許請求の範囲】 １ 論理基準値と最終演算出力値の帰還信号とを入力す
   る論理和回路、上記論理和回路の出力と論理積または論
   理和演算の選択命令信号を入力する第１の排他論理和回
   路、該論理積または論理和演算の選択命令信号と外部入
   力信号とを入力する第２の排他論理和回路、該第１と第
   ２の排他論理和回路の出力を入力する論理積回路、この
   出力と上記論理積または論理和演算の選択命令信号とを
   入力する第３の排他論理和回路、この出力と第２の基本
   波信号とを入力してその入力値に対応した最終出力値を
   送出する第２のフリツプフロツプ回路、該第２のフリツ
   プフロツプ回路の出力信号を入力する後入れ先出し積重
   ね方式の検出手段、外部入力端子と上記第１の排他論理
   和回路との間に接続した第４の排他論理和回路、上記検
   出手段の入力側および出力側と第４の排他論理和回路の
   入力端子とに夫々切換ゲートを備えて構成し、上記後入
   れ先出し積重ね方式の検出手段の出力信号と外部入力信
   号の何れかを上記第４の排他論理和回路に印加すること
   を特徴とする論理演算装置。 ２ 外部入力端子に第４の排他論理和回路の出力端子を
   接続し、フリツプフロツプ回路の出力端子に第５の排他
   論理和回路の入力端子を接続し、該第４および第５の一
   方の入力端子を共通接続して反転または非反転の選択信
   号を印加するようにしたことを特徴とする特許請求の範
   囲第１項記載の論理演算装置。