SU1509920A1 - Матричное вычислительное устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в электронных цифровых вычислительных машинах как программируемый специализированный периферийный процессор. Цель изобретени  - расширение функциональных возможностей за счет перепрограммировани  матрицы вычислительных  чеек. Устройство содержит входной регистр 1, входной 2 и выходной 6 коммутаторы, регистр результата 7, элемент ИЛИ 10, входной 4 и выходной 5 регистры микрокоманд, матрицу 3 вычислительных  чеек, регистр 8 состо ни  программных входов, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 9. Устройство позвол ет программным путем настраивать вычислительное устройство на решение определенного класса задач. 2 ил.

Description

Фиг.1

31509

Изобретение относитс  к вычислительной технике и может быть использовано в электронных цифровых вычислительных машинах как программируе- мый специализированный периферийный процессор.

Цель изобретени  - расширение функциональных возможностей матричного вычислительного устройства за счет возможности перепрограммировани  матрицы вычислительных  чеек.

На фиг,1 изображена схема матричного вычислительного устройства; на фиг о 2 - схема вычислительной  чейки матрицы,

.Матричное вычислительное устройство содержит входной регистр 1, входной коммутатор 2, матрицу вычислительных  чеек 3, входной регистр 4 №1к рокоманд, выходной регистр 5 микрокоманд , выходной коммутатор 6, регистр 7 результата, регистр 8 состо ни  программных входов вычислительных  чеек 8, элементы ИСКЛЮЧАЮЩЕ. ИЛИ 9, элемент ИЛИ 10, выход 11 признака ошибки записи программы

Кроме того, устройство содержит входы 12 программные,выходы 13 программные , входы 14 данных, выходы 15 данных, управл ющие входы 16 и 17 выбора направлени  загрузки данных, входы 18 и 19 выбора направлени  съема результата, вход 20 тактовых импульсов, вход 21 выбора режима ра боты матрицыо

Вычислительна   чейка матрицы содержит арифметико-логический, элемент 22, элемент 23 задержки,регистр 24 команд, дешифратор 25, два комму- татора 26 и 27 входов, четыре коммутатора 28-31 выходов, цепь 32 циклического сдвига части регистра 24 команд , третий коммутатор 33 входа, дв элемента 34 и 35 задержки, информа- ционные входы 36-39 и выходы 40-43  чейки, перва  группа выходов 44 и 45 регистра команд, управл ющие выхо ды 46 и 47 регистра команд, настроечные входы 48 и 49  чейки, настроеч- ный выход 50  чейкио

Устройство работает следующим об- разоМо

Перед началом решени  задач производитс  запись микрокоманд во вход ной регистр 4 матричного вычислительного устройства, затем производитс  перезапись микрокоманд с входного регистра устройства через настроечные

входы 48  чеек последовательно разр д за разр дом в регистры 24 команд по сигналу разрешени  ввода программы , подаваемому на вход 21 выбора режима работы матрицы Последовательное соединение регистров 24 команд вычислительных  чеек в каждой строке матрицы позвол ет производить запись программы в последовательном коде до полной загрузки программы в  чейки.

При повторном цикле записи программы в вычислительные  чейки на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 9 происходит, сравнение кода команд, записанных в регистры 24 команд вычислительных  чеек, с повторно записываемыми кодами команд, на выходе 1I элемента ИЛИ 10 формируетс  сигнал ошибки записи программы. По окончании повторного цикла записи программы сигнал, подаваемый на вход 21 выбора режима работы матрицы, переводит матрицу в режим выполнени  операцийо

Входной поток данньпс поступает на входной регистр 1 через коммутатор 2 в зависимости от кода, подаваемого на управл ющие входы 16 и 17, производитс  загрузка данных в матрицу вычислительных  чеек по одному из четырех входов матрицы. Одновременно с загрузкой данных в каждой  чейке матрицы в зависимости от кода, записанного в регистр 24 команд, производитс  одно из следующих действий: логическое умножение, логическое умножение с инверсией, сложение по модулю два, последовательное сложение с циклическим переносом, запоминание Г, генераци  константы, генераци  микроконстантыо

Кроме этого, используемые в устройстве вычислительные  чейки,позвол ют вьтолн ть в каждой  чейке одновременно четыре независимых операции (транзит, логическое сложение, сдвиг на один разр д, нар ду с операци ми , выполн емыми арифметико-логическим элементом)„

Съем результатов вычислений производитс  по одному из четырех нап-. равлений выходов матрицы вьтислитель- ных  чеек в зависимости от кода, подаваемого на управл ющие входы 18 и 19 коммутатора 6, с последнего результаты вычислений поступают на регистр 7 ;результата- матричного вычислительного устройства

Claims (1)

1. Формула изобретения

   Матричное вычислительное устройство, содержащее входной регистр, входной коммутатор, матрицу вычислительных ячеек, выходной коммутатор, регистр результата, элемент ИЛИ, информационные входы входного регистра являкггся информационными входами устройства, выходы входного регистра подключены, к информационным входам входного коммутатора, входы выбора направления загрузки которого являются одноименными входами устройства, ,5 выходы с первого по четвертый входного коммутатора подключены к соответствующим информационным входам матрицы вычислительных ячеек, информационные выходы с первого по четвер- 20 тый которой подключены к соответствующим входам выходного коммутатора, информационные выходы которого подключены к информационному входу регистра результата, выходы которого яв- 25 ляются выходами устройства, входы выбора направления съема выходного коммутатора являются одноименными входами, устройства, входы тактирующих импульсов и выбора режима матрицы вы- 39 числительных ячеек являются одноименными входами устройства, отличающееся тем, что, с целью расширения функциональных возможностей путем обеспечения возможности перепрограммирования матрицы вычислительных ячеек, в него введены входной регистр микрокоманд, выходной регистр микрокоманд, регистр состояния программных входов, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, причем входы входного регистра микрокоманд являются программными входами устройства, выходы входного регистра микрокоманд подключены к программным входам матрицы вычислительных ячеек и входам регистра состояния программных входов, программные выходы матрицы вычислительных ячеек подключены к входам выходного регистра микрокоманд, выходы которого подключены к первым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых подключены к выходам регистра состояния программных входов, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к входам элемента ИЛИ, выход которого является выходом признака ошибок записи программы устройств а о фиг. 2