SU593317A1 - Реверсивный регистр сдвига - Google Patents
Реверсивный регистр сдвигаInfo
- Publication number
- SU593317A1 SU593317A1 SU742012108A SU2012108A SU593317A1 SU 593317 A1 SU593317 A1 SU 593317A1 SU 742012108 A SU742012108 A SU 742012108A SU 2012108 A SU2012108 A SU 2012108A SU 593317 A1 SU593317 A1 SU 593317A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- register
- trigger
- shift
- input
- shift register
- Prior art date
Links
Landscapes
- Shift Register Type Memory (AREA)
Description
1
Изобретение относитс к области дискретной автоматики и вычислительной техники.
.tisBecTeH реверсивный сдвигающий регистр, выполненный на потенциальных элементах И-iriL. (i LjLfi-JrlE), каждый разр д которого состоит из запоминающей схемы, представленной триггером пам ти и двум коммутационными триггерами и логической схемы, выполненной на двух элементах 1J.
педостатками такого регистра вл ютс большое количество оборудовани и низкое быстродействие.
Известен также .реверсивный регистр сдвига , построенный на логических элементах И-НЕ (ИЛИ-НЕ), каждый разр д которого содержит несимметричный D-триггер, включающий / 6-триггер пам ти, основной коммутационный и вспомогательный RS-триггеры 2.
Недостатком такого реверсивного регистра сдвига вл етс сложность сн ти информации с выходов разр дов регистра, так как требуетс дополнительна схема дл дешифрации нахождени единичной информации на выходах единичных плеч триггеров пам ти в режимах «сдвиг вправо и «сдвиг влево.
Цель изобретени - упрощение вывода информации из разр дов регистра и повышение надежности.
Указанна цель достигаетс тем, что в основной коммутационный У б-триггер каждого разр да введен элемент И-НЕ (И 1И-НЕ), первый вход которого соединен с нулевым
выходом триггера пам ти последующего разр да , второй вход - с нулевым выходом основного коммутационного ,Ь-триггер а, выход- с дополнительными входами нулевого плеча основного и единичного плеча вспомогательного коммутационных ..-триггеров, информационный вход единичного плеча основного коммутационного ./ S-триггера соединен с нулевым выходом триггера пам ти предыдущего разр да, дополнительный вход едиНИЧ .НОГО плеча основного коммутационного триггера и второй вход элемента И-НЕ (ИЛИ-НЕ) соединены соответственно с входами «сдвиг вправо и «сдвиг влево.
На чертеже представлена структурна схема предлагаемого устройства, где изображены три разр да регистра; п, () и (п-1). Разр д регистра состоит из двух коммутационных / 5-триггеров - основного и вспомогательного (элементы 1, 2, 3 и 4, 5 соответственно ) и одного триггера пам ти (элементы 6, 7).
В каждом разр де регистра сдвига коммутационный ./ S-триггер, принимающий информацию от соседних разр дов регистра (например элементы 1, 2, 3 дл 1 -1 разр да), содержит дополнительный элемент И-НЕ (ИЛИ-НЕ), первый вход которого соединен с нулевым выходом триггера пам ти последующего разр да, информационный вход единичного плеча этого же коммутационного триггера соединен с нулевым выходом триггера пам ти предыдущего разр да, дополнительные входы единичного плеча основного коммутационного 5-триггера и элемента И-НЕ (ИЛИ-НЕ) соединены соответственно со входами «сдвиг вправо 8, «сдвиг влево 9. Тактовые импульсы подаютс на вход 10.
Устройство работает следующим образом.
При подаче сигнала логической единицы на вход 8 «сдвиг вправо и логического нул на вход 9 «сдвиг влево в каждом разр де регистра с нулевым плечом (дл -1|-го разр да, например элемент 3) основного коммутационного триггера включаетс основное единичное плечо (дл п-1|-го разр да элемент 1), а на выходе элемента И-НЕ (элемент 2) на все врем действи управл ющих сигналов сохран етс сигнал логической единицы . Тогда в момент действи тактового сигнала информаци , хранима в разр дах регистра, сдвигаетс вправо.
При подаче сигнала логической единицы на вход 9 «сдвиг влево, и логического нул на вход 8 «сдвиг вправо в триггерную св зь с нулевым ллечом (элемент 3) основного коммутационного триггера включаетс элемент 2, а на выходе единичного плеча (элемент 1) сохран етс сигнал логической единицы на все врем действи управл ющих сигналов. Тогда в момент действи тактового сигнала информаци , хранима в разр дах регистра, сдвигаетс влево.
В предлагаемом реверсивном регистре сдвига независимо от режима работы (сдвиг вправо или влево) в каждом разр де информаци снимаетс с одних и тех же выходов триггера пам ти. Поэтому нет необходимости в дополнительных устройствах дешифрации
режима работы и определени рабочего плеча триггера пам ти.
Кроме того, в предлагаемом реверсивном регистре сдвига исключена потер информации при переходе от режима «сдвиг вправо к режиму «сдвиг влево, так как при переходе от одного режима сдвига к другому триггер пам ти не коммутируетс .
Claims (2)
1. Прангишвили И. В. и др. Микроэлектроника и однородные структуры дл построени логических и вычислительных устройств, М., 1967, с. 43, рис. 1.18.
2. Авторское свидетельство СССР № 285054,
кл. Н ОЗК 23/04, 1969. n-JJ 1азр $ п разр ( fj -f J ) K{r-2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU742012108A SU593317A1 (ru) | 1974-04-02 | 1974-04-02 | Реверсивный регистр сдвига |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU742012108A SU593317A1 (ru) | 1974-04-02 | 1974-04-02 | Реверсивный регистр сдвига |
Publications (1)
Publication Number | Publication Date |
---|---|
SU593317A1 true SU593317A1 (ru) | 1978-02-15 |
Family
ID=20580767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU742012108A SU593317A1 (ru) | 1974-04-02 | 1974-04-02 | Реверсивный регистр сдвига |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU593317A1 (ru) |
-
1974
- 1974-04-02 SU SU742012108A patent/SU593317A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4369500A (en) | High speed NXM bit digital, repeated addition type multiplying circuit | |
SU593317A1 (ru) | Реверсивный регистр сдвига | |
SU382146A1 (ru) | Устройство для сдвига чисел | |
SU805416A1 (ru) | Устройство дл сдвига | |
SU894714A1 (ru) | Микропроцессорный модуль | |
SU851786A1 (ru) | Многостабильный триггер | |
SU962918A1 (ru) | Устройство дл вычислени логических выражений @ переменных | |
SU1109755A1 (ru) | Устройство дл формировани и хранени вычетов чисел по модулю три | |
SU567208A2 (ru) | Многоразр дный декадный счетчик | |
SU962916A1 (ru) | Арифметико-логический модуль | |
SU476651A1 (ru) | Устройство дл управлени четырехфазным шаговым двигателем | |
SU1152038A1 (ru) | Счетно-сдвиговое устройство | |
SU875462A1 (ru) | Регистр сдвига | |
SU251617A1 (ru) | Регистр сдвига | |
SU1653154A1 (ru) | Делитель частоты | |
SU416885A1 (ru) | ||
SU705688A1 (ru) | Счетчик | |
SU741322A1 (ru) | Сдвигающее устройство | |
SU1180896A1 (ru) | Сигнатурный анализатор | |
SU396719A1 (ru) | Регистр сдвига | |
SU658556A1 (ru) | Преобразователь кода гре в двоичный код | |
SU663096A1 (ru) | Селектор импульсов по длительности | |
SU864583A1 (ru) | Полиномиальный счетчик | |
SU1076950A1 (ru) | Регистр сдвига | |
SU924704A1 (ru) | Устройство дл возведени в куб |