SU875462A1 - Регистр сдвига - Google Patents

Description

(54) РЕГИСТР СДВИГА

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах дл  контрол  па раллельного двоичного кода на четность или в цифровых коррел торах дл  обнаружени  кодового слова. Известен регистр сдвига, каждый разр д которого содержит триггер и элементы И и ИЛИ fl Наиболееблизким из известных по технической сущности  вл етс  регист каждый разр д которого содержит триг гер с асинхронным информационным и синхронизирующим входом, причем информационный вхоД триггера последующего разр да соединен .с пр квлм выходом триггера предыдущего разр да, а информаци  вводитс  о все разр ды регистра параллель но терез асинхронные входы триггеров разр дов, синхронизирующие входы все триггеров соединены с шиной сдвигающих импульсов. С приходом каждого сдвигающего им пульса происходит сдвиг записанного в регистр кода- на один разр д 2 . Недостатком известных регистров  вл етс  невозможность сдвига одноименных битов например логических 1) записанного кода, что необходимо в р де устройств, основанных на подсчете числа логических 1 кода. Использование известного регистра в этих устройствах уменьшает быстродействие , так как число тактов сдвигающих импульсов, необходимых дл  сдвига всего записанного кода, больше числа логических 1, содержащихс  в этом коде. Цель изобретени  - расширение области применени . Поставленна  цель достигаетс  тем, что в регистр сдвига, содержащий  чейки пам ти, кажда  из которых из триггера, первый вход которого соединен с информационным входом регистра сдвига, шину сдвига и шину управлени , в каждую его  чейку пам ти введены элементы И, ИЛИ и элемент НЕ, вход которого соединен с шиной управлени  и с первым входом первого элемента И, второй вход первого элемента И подключен ко второму входу триггера данной  чейки пам ти и к выходу первого элемента ИЛИ предыдущей  чейки пам ти, третий вход первого элемента И каждой  чейки пам ти соединен с первым выходом триггера данной

 чейки пам ти, ,йторой выход триггера которой подключен к первьм входам первого и второго элементов ИЛИ данной  чейки пам ти, второй вход первого элемента ИЛИ каждой  чейки пам ти соединен с выходом первого элемента И данной  чейки пам ти, выход элемента НЕ каждой  чейки пам ти соединен со вторым входом второго элемента ИЛИ, выход которого соединен с первь1М входом второго элемента И, второй BxoJi второго элемента И подключен к шине сдвига, выход второго элемента И соединен с третьим входом триггера.

На чертеже изображена функциональна  схема регистра сдвига.

Регистр сдвига содержит  чейки 11-3 пам ти (на чертеже показаны только три  чейки пам ти регистра сдвига) причем кажда   чейка пам ти регистра .сдвига содержит триггер 4, элементы И 5 и б, элементы ИЛИ 7 и 8, элемент НЕ 9, шину 10 сдвига и шину 11 управлени  .

Шина -установки в О регистра на чертеже не показана.

Работа регистра происходит Следующим обраэом.

Регистр устанавливаетс , в нулевое состо ние. Код (например 001) вводитс  параллельно на первые входы триггеров 4 соответственно в  чейки пзм ти 3,2 и 1 регистра и на пр мых выходах триггеров 4  чеек пам ти 1-3 устанавливаютс  соответственно потенциалы логических уровней 1,0 и О.

Если на шину 11 управлени  подать нулевой потенциал, то первый элемен И 5 будет заблокирован, и на его выходе установитс  нулевой потенциал. Нулевой потенциал с шины 11 управлени  инвертируетс  в элеме1Й:е НЕ 9 в высокий потенциал, который, пройд  через второй элемент ИЛИ 8, разрешит Прохождение импульсов сдвига с шины 10 на третий вход триггера 4 всех  чеек пам ти 1-3. При поступлении трех импульсов сдвига логическа  1 из  чейки 1 пам ти, пройд  регистр, по витс  на его выходе.

Если на шину 11 управлени  подать высокий потенциал, то будет сн та блокировка первого элемента И 5. Высокий потенциал с шины 11 управлени  инвертируетс  в элементе НЕ в низкий потенциал, который позволит упрабл ть вторым элементом И 6 потенц алом от пр мого выхода триггера 4, проход щим через первый вход вторго элемента ИЛИ В,

При этом в  чейках 2 и 3 пам ти уровень записанного логического О с пр мого выхода триггера 4 запрещае прохождение сдвигающих импульсов от шины 10 через второй элемент 6 на третий вход триггера 4, а уровень логической 1 с инверсного выхода триггера 4 разрешает прохождение информации с выхода  чейки пам ти 1

через первый элемент И 5 и первый элемент ИЛИ 7 каждой из  чеек 2 и 3 пам ти.

В  чейки 1 пам ти уровень логической 1 с пр мого выхода триггера 4 разрешает прохождение сдвигающих импульсов от шины 10 через второй элемент И 6 на третий вход триггера 4, а уровень логического О с инверсного выхода триггера 4 запрещает прохождение информации через первый элемент И 5 и первый элемент ИЛИ 7  чейки 1 пам ти.

Таким образом, в  чейках 2 и 3 пам ти в триггерах которых записываетс  логический О кода, информаци  со входа на выход передаетс  через элементы И 5 и ИЛИ 7, а в  чейке пам ти 1 информаци  со входа на выход передаетс  через триггер 4.

С приходом первого сдвигающего импульса произойдет запись логического О в триггере 4  чейки 1 пам т и в регистре не останетс   чеек пам ти с записанными в них логическими It It

Таким образом, за один такт сдвигающих импульсов произошло перемеще ,ние из регистра всех (одной логических 1 записанного в регистре кода и достигнут эффект сдвига только одноименных битов информации.

Claims (2)

1. Авторское свидетельство СССР 551701, кл. G 11 С 19/00, 1975.

2. Проектирование радиоэлектронных устройств на интегральных микросхемах . М., Советское радио, 1976, с. 261 (прототип).