SU871166A1 - Устройство дл контрол параллельного двоичного кода на четность - Google Patents

Description

t

Изобретение относитс  к вычислительной технике, и может примен тьсн дл  обнаружени  ошибок при передаче информации в двоичном коде.

Известны устройства дл  контрол  передач двоичной информации, состо щее из элементов И,ИЛИ и усилительного элемента с парафаэным вьпсодом и устройства, состо щие из регистра, элементов И, ИЛИ и счетного триг-. гера 11.

Недостатком известных устройств  вл етс  их сложность, Котора  возрастает с ростом разр дности контролируемого кода.

Наиболее близким техническим решением к изобретению  вл етс  устройство дл  контрол  параллельного двоичного кода на четность, содержащее два элемента И, регистр сдвига, триггер со счетным входом, причем инфор- : мационными входами устройства  вл ютс  паралл&льные входы регистра сдвига, нулевые разр дные выхода которого соединены с входами первого элемента И, выход которого соединен с первым входом втсфого элемента И, с шиной тактовой частоту, а его выход - с входом сдвига регистра сдвига, выход которого соединен со

счетным входом триггера, выход которого  вл етс  выходом устройства 2.

Недостаточно высокое быстродействие известного устройства определ етс  тем, что количество сдвигающих импульсов, необходимых дл  проверки кода нд четность, определ етс  номером старшего разр да, содержащего логическую .

fO

Цель изобретени  - повышение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  Параллельного двоичного кода на четность, содержгицее элемент И, триггер четности и регистр сдвига, каждый разр д которого содержит триггер,, единичный вход которого  вл етс  информационным входом устройства,

20 причем выход элемента И соединен со счетным вхсдаом триггера четности, выход которого  вл етс  выходом устройства, первый вход элемента И соединен с выходом регистра сдвига,

25 а второй вход - с синхронизирующим входом устройства, в Кс1ждый разр д регистра сдвига введены дополнительный элемент И и элемент ИЛИ, единичный выход триггера каждого разр да

30 соединен с первыми входами соответютвунлдего дополнительного элемента и элемента ИЛИ, выход которого соединен со сдвигающим входом триггера последующего разр да регистра, и с вторым входом элемен а ИЛИ последующего разр да, сдвигающий вход триггера старшего разр да соединен со вторым входом элемента ИЛИ данного разр да и с входом сигнала логического О устройства. Выход элемента ИЛИ младшего разр да  вл ес  выходом регистра. Синхронизирующий вход устройства соединен с вторыми входами дополнительных элементов И, выходы которых соединены с нулевыми входами триггеров соответствующих разр дов.

На чертеже изображена схема устройства дл  проверки четырехразр д ,,ного параллельного двоичного кода на четность.

Устройство содержит регистр сдвига 1, состо щий из элементов ИЛИ 2 - 5, триггеров 6 - 9 и дополнителнь1х элементов И 10 - 13, элемент И триггер 15 четности со счетным входом .

Разр д регистра сдвига содержит триггер 6, элемент ИЛИ 2 и дополнительный элемент .И 10. Первые входы элементов И 10 и ИЛИ 2 соединены с пр мым выходом триггера б. Второй вход э темента ИЛИ 2 соединен с информационным входом триггера 6, выход - с информационным входом три1- гера 7 последующего разр да регистра . Второй вход элемента И 10 соединен с синхронизирующим входом 17, а выход - с синхронизирующим входом триггера б разр да регистра.

Выход элемента ИЛИ 5 младшего рар да соединен с первым входом элемета И 14, второй вход которого соединен с входом 17. Выход элемента И 14 соединен со счетным входом триггера 15 четности. Информационный вход триггера б старшего разр да

О

16. Вход

соединен с выходом

установки всех триггеров в нулевое состо ние на чертеже не показан.

Устройство работает следующим образом.

В-исходном состо нии пр мые выходы триггеров б - 9 и 15 установлены в нулевое состо ние. На входах элементов И 10 - 13 соединенных с пр мыми: выходами триггеров 6-9 установлены потенциалы, запрещающие прохождение сдвигающих импульсов на синхронизирующие входы соответствующих триггеров регистра.

Контролируемый код, например 1010 подаетс  на регистра и записываетс  в нем, т.е. на пр мых выходах триггеров 6 и 8 устанавливаютс  а состо ни  триггеров 7 и 9 не измен ютс .

Высокие потенциалы с выходов триггеров б, 8 разрешают прохождение

сдвигающих импульсов через элементы iH 10 и 12 на синхронизирующие входы соответствующих триггеров. Высокий потенциал через элементы ИЛИ 2-5 поступает на вход элемента И 14. С приходом первого импульса вход 17 измен етс  состо ние триггера 15 и перезаписываетс  i в триггере 8, котора  поступает на информационный вход этого триггера через элемент ИЛИ 2 с пр мого выхода триггер 6, и записываетс  6 в триггер 6. Низкий потенциал с пр мого выхода триггера б блокирует прохождение следующих сдвигающих импульсов по входу 17 через элемент И 10 на синхронизирующий вход триггера 6.

С приходом второго сдвигающего импульса происходит изменение состо ни  триггера 15 низкий потенциал, поступающий от пр мого выхода триггера 6 на информационный вход триггера 8, записываетс  в триггер 8, и низки потенциал с пр мого выхода этого триггера блокирует прохождение следующих сдвигающих импульсов по входу 17 через элемент И 12 на синхронизирующий вход триггера 8.

Цикл сдвига дл  кода 1010 в регистре заканчиваетс  за два такта. Триггер 15 со счетным входом дважды измен ет свое состо ние и выдает признак четности контролируемого кода . В прототипе дл  этого понадоби лись бы 4 такта сдвигающих .импульсов

В общем случае О в провер емом коде блокирует соответствующие триггеры разр дов регистра сдвига, и в последнем осуществл етс  сдвиг только логических .

Claims (2)

1.Каган Б.М., Каневский М.М. Цифровые вычислительные машины и системы. М., Энерги , 1973, с. 634, 637.

2.Авторское свидетельство СССР 530332, кл. G 06 Р 11/10, 1,972 (прототип).