SU454548A1 - Узел дл сортировки информации - Google Patents

Узел дл сортировки информации

Info

Publication number
SU454548A1
SU454548A1 SU1789904A SU1789904A SU454548A1 SU 454548 A1 SU454548 A1 SU 454548A1 SU 1789904 A SU1789904 A SU 1789904A SU 1789904 A SU1789904 A SU 1789904A SU 454548 A1 SU454548 A1 SU 454548A1
Authority
SU
USSR - Soviet Union
Prior art keywords
elements
node
bits
circuit
inputs
Prior art date
Application number
SU1789904A
Other languages
English (en)
Inventor
Анатолий Яковлевич Спасибухов
Original Assignee
Украинский Научно-Исследовательский Институт Мясной И Молочной Промышленности "Укрниимясомолпром"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Украинский Научно-Исследовательский Институт Мясной И Молочной Промышленности "Укрниимясомолпром" filed Critical Украинский Научно-Исследовательский Институт Мясной И Молочной Промышленности "Укрниимясомолпром"
Priority to SU1789904A priority Critical patent/SU454548A1/ru
Application granted granted Critical
Publication of SU454548A1 publication Critical patent/SU454548A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Description

1
Изобретение относитс  к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ, предназначенных , например, дл  обработки данных в автоматизированных системах управлени .
Известен узел дл  сортировки информации, содержащий логические элементы «И и схемы «ИЛИ, схему формировани  сквозного переноса, управл ющие и информационные щины. В известной схеме узла сортировки информации наличие не участвующих в операции разр дов приводит к холостым тактам, св занным с оперированием этими разр дами, что увеличивает врем  выполнени  всей операции .
Цель изобретени  - повыщение быстродействи  узла адресной подстановки путем исключени  холостых тактов.
Дл  осуществлени  этой цели узел сортировки информации содержит п-разр дную схему избирательной выдачи, каждый разр д которой состоит из четырех логических элементов «И, причем потенциальные входы первого и второго элементов соединены с соответствующими данному разр ду щинами «О и «1 «Признак замещени , а потенциальные входы третьего и четвертого элементов «И соединены с соответствующими данному разр ду щинами «О и «1 «Замещение, импульсные входы первого и второго элементов «И объединены и соединены с выходом первого элемента «И предшествующего младщего разр да , причем в младщем разр де импульсные входы первого и второго элементов «И соединены с управл ющей щиной «Такт, выход второго элемента «И соединен с соответствующей данному разр ду щиной «Запись «О признака замещени  и импульсными входами третьего и четвертого элементов «И, выходы третьих элементов «И всех разр дов соединены с соответствующими входами первой схемы «ИЛИ, выход которой соединен с первым входом схемы формировани  сквозного переноса; выходы четвертых элементов «И
всех разр дов соединены с соответствующими входами второй схемы «ИЛИ, выход которой соединен с вторым входом схемы формировани  сквозного переноса. На чертеже дана логическа  схема узла
сортировки информации.
На схеме прин ты следующие обозначени ; 1, 2, 3, 4 - п-разр дные регистры чисел АУ (соответствуют числам А, В, С, D), содер/кащие схемы 5 - один разр д п-разр дной схемы избирательной выдачи, содержащей элементы 6 - схема формировани  сквозного переноса и 7 - щина «Такт.
Узел сортировки информации осуществл ет замену значений разр дов слова А, соответствующих единицам в слове В, значени ми вз тых в том же относительном пор дке, что и разр ды слова А, разр дов слова С, отмеченных единица.ми в слове D.
Узел дл  сортировки информации выполн ет четырехместную алгебраическую операцию над аргументами А, В, С, и D дл  хранени  которых в арифметическом устройстве, куда входит этот узел, предусмотрены соответственно I, 2, 3 и 4 регистры. Н,а принципиальной схеме регистры построены из статических триггеров, устанавливаемых в нулевое состо ние по левому входу и в единичное по правому . Соответственно, левые выходы триггеров  вл ютс  нулевыми, а правые единичными. Узел дл  сортировки информации построен из схемы избирательной выдачи содержимого регистра 3, состо щего из разр дов 5, соответствующих разр дам регистра 3, каждый из которых содержит по четыре импульсно-потенциальных логических элемента И (на чертеже импульсные входы обозначены стрелками , а потенциальные - точками) и схемы 6, формирующей сквозной перенос дл  передачи значений разр дов слова С к триггерам требуемых разр дов регистров 1 и 2.
Работа узла происходит следующим образом . Перед началом поступлени  тактовых импульсов значени  аргументов должны находитьс  в своих регистрах. Каждый тактовый импульс проходит сразу до очередного, ближайщего (например, со стороны младших разр дов ) участвующего в операции разр да, отмеченного единичным состо нием триггера регистра 4, и опращивает состо ние триггера данного разр да регистра 3, а также устанавливает в нулевое состо ние триггер этого же разр да регистра 4 и дальще не проходит. Установка в нуль указанного триггера обеспечивает сквозной путь до очередного участвующего в операции разр да следующему тактовому импульсу. Сигнал, вырабатываемый в результате опроса состо ни  триггера регистра 3, по одной из двух цепей, включающих
в себ  логические схемы Р1ЛИ, поступает на соответствующий вход схемы 6, котора  сразу передает его к триггерам требуемых разр дов регистров 1 и 2, и там осуществл етс  замена 5 значений путем установки триггера регистра 1 в нужное состо ние.
Предмет изобретени 
0 Узел дл  сортировки информации, содержащий логические схемы «ИЛИ, схему фор.мировани  сквозного переноса, управл ющие и информационные щины, отличающийс  тем, что, с целью повыщени  его быстродейст5 ВИЯ, он содержит л-разр дную схему избирательной выдачи, каждый разр д которой состоит из четырех логических элементов «И, причем потенциальные входы первого и второго элементов соединены с соответствующими
0 данному разр ду щинами «О и «1 «Признак замещени , а потенциальные входы третьего и четвертого элементов «И соединены с соответствующими данному разр ду шинами «О и «1 «Замещение ; импульсные входы первого и второго элементов «И объединены и соединены с выходом первого элемента «И предшествующего младшего разр да, причем в младшем разр де импульсные входы первого и второго элементов «И соединены с управл ющей шиной «Такт, выход второго эле .мента «И соединен с соответствующей данному разр ду шиной «Запись «О признака замещени  и импульсными входами третьего и четвертого элементов выходы третьих
5 элементов «И всех разр дов соединены с соответствующими входами первой схемы «ИЛИ, выход которой соединен с первым входом схемы формировани  сквозного переноса; выходы четвертых элементов «И всех
0 разр дов соединены с соответствующими входами второй схемы «ИЛИ, выход которой соединен со вторым входом схемы формировани  сквозного переноса. LI Ш| Чш-т
SU1789904A 1972-05-26 1972-05-26 Узел дл сортировки информации SU454548A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU1789904A SU454548A1 (ru) 1972-05-26 1972-05-26 Узел дл сортировки информации

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU1789904A SU454548A1 (ru) 1972-05-26 1972-05-26 Узел дл сортировки информации

Publications (1)

Publication Number Publication Date
SU454548A1 true SU454548A1 (ru) 1974-12-25

Family

ID=20515790

Family Applications (1)

Application Number Title Priority Date Filing Date
SU1789904A SU454548A1 (ru) 1972-05-26 1972-05-26 Узел дл сортировки информации

Country Status (1)

Country Link
SU (1) SU454548A1 (ru)

Similar Documents

Publication Publication Date Title
GB1070879A (en) Multipurpose logical matrix
GB1105333A (en) Data processing systems
US3290511A (en) High speed asynchronous computer
US3414720A (en) Pulse rate multiplier
SU454548A1 (ru) Узел дл сортировки информации
US4477918A (en) Multiple synchronous counters with ripple read
US4231024A (en) Device for a digital arithmetic processing apparatus
US2998192A (en) Computer register
US3033452A (en) Counter
SU382146A1 (ru) Устройство для сдвига чисел
SU394780A1 (ru) Арифметическое устройство
SU1444760A1 (ru) Устройство дл возведени в квадрат последовательного р да чисел
SU485502A1 (ru) Регистр сдвига
SU881735A1 (ru) Устройство дл сортировки чисел
US3092807A (en) Check number generator
SU634276A1 (ru) Накапливающий сумматор
US3154671A (en) Electrical counting apparatus including saturable magnetic cores
SU894714A1 (ru) Микропроцессорный модуль
US3086127A (en) Pulse responsive register insensitive to pulse width variations employing logic circuit means
US3343137A (en) Pulse distribution system
SU875462A1 (ru) Регистр сдвига
SU1262519A1 (ru) Устройство дл логической обработки информации
SU842789A1 (ru) Микропроцессорна секци
SU1269143A1 (ru) Устройство дл ввода информации
SU961151A1 (ru) Недвоичный синхронный счетчик