SU962916A1 - Арифметико-логический модуль - Google Patents

Description

Изобретение относитс  к вычислительной технике и может найти применение при построении однородньлх универсальных электронных вычислительных машин (ЭВМ) высокой производитэльности .

Известен арифметико-логический модуль, который содержит триггеры и первую и вторую группы шин управлени , первую и вторую входные и первую и вторую выходные шины данных/ входную и первую и вторую выходные шины переноса, входную и выходную шины обратной св зи и шину тактовых импульсов, соединенную с входами с.инхронизации триггеров, первого и второго разр дов ll.

Недостатком известного модул   вл ютс  узкие функциональные возмож:юсти , обусловленные тем, что каждый разр д и первый функциональный перенос налево описываютс  ограниченным набором переключательных функций трех аргументов: разр дов операндов и первого функционального переноса налево из предыдущего разр да. Этот , модуль позвол ет реализовать лишь шесть основных операций, выполн емых за один такт синхронизации: арифметическое сложение в дополнительных

кодах-, поразр дные логическое сложение , умножение л инверси  суммы по модулю 2, сдвиг влево и вправо на один разр д. Второй функциональный перенос налево отсутствует, а функциональный перенос направо сводитс  к одной операции - сдвигу вправо на . один разр д.

Наиболее близким к предлагаемому

10 техническому решению  вл етс  модуль, который содержит триггеры первого и второго разр дов,- первую и вторую группы шин управлени , первую и вторую входные и первую и вторую выходt5 ные шины данных, первую входную и первую и вторую выходные шины переноса , входную и выходную шины обратной св зи, шину тактовых импульсов , первый, второй, третий и четвер20 тый мультиплексоры, первую и вторую асинхронные выходные шины данных, соединенные соответственно с выходом второго мультиплексора, D-входом триггера первого разр да и выходом

25 четвертого мультиплексора, D-входом триггера второго разр да, входы синхронизации триггеров первого и второго разр дов соединены с шиной тактовых импульсов, а выходы - с четвер30 тыми управл 1тщими входами первого и второго мультиплексоров, первой выходной ш-ной данных, выходной шиной обратной св зи и с четвертыми управл ющилт входами третьего и четвертого мультиплексоров, второй выходной шиной данных соответственно, перва  и втора  входные шины данных соединены с третьими управл ющими входами-первого и второго, третьего и четвертого мультиплексоров соответственно , вторые управл ющие входы первого и второго, третьего и четвер того мультиплексоров соединены соответственно с первой входной шиной пе реноса и с выходом первого мультиплексора , первые управл ющие входы первого и второго/ третьего и четвертого мультиплексоров соответственно соединены, информационные входы первого и третьего, второго и четвертого мультиплексоров соединены с первой и второй группами шин управлени  соответственно, а выход третьего мультиплексора соединен с первой выходной шиной перекоса С2 Недостатком известного модул   вл ютс  узк-ие ф /нкциональные возможности , обусловленные тем, что каждый разр д результата и первый функциональный перекос налево описываютс  полным набором переключательных функ ций лишь четырех аргументов: разр  дов операндов, первого переноса из предыдущего разр да и сигнала обратной св зи из последующего разр да, что не позвол ет реализовать операции совместного ангшиза операндов, причем второй перекос отсутствует. Цель изобретени  - раомирение функциональных возможностей ъюдуп  за счет выполнени  операции сравнени  чисел, логических операций с проверкой на четность, операции параллельной проверки обоих операндов на четность, совмещенной поразр дной логической операции со сдвигом резул тата Влево, операции маскировани  ре зультатом данной операции следующих разр дов результата другой логической операции над теми же операндами Поставленна  цель достигаетс  тем, что в арифметико-логический мо дуль, содержащий первый, второй, третий и четвертый мультиплексоры и два триггера, причем выход первого триггера подключен к первой шине вы ходных данных модул , к выходной ши обратной св зи модул , к входу перв гО операнда первого и второго мульт плексоров, выход второго триггера подключен к второй шине выходных данных модул  и к входу первого опе ранда третьего и четвертого мультиплексоров , вход второго операнда пе вого и второго мультиплексоров подключен к первой шине второго операн модул , к второй ш.ине второго опера да модул  подключен вход второго on ранда третьего и четвертого мультиплексоров , группы управл ющих входов первого и третьего Mv-льтиплексоров соединены сперво шиной управлени  модул , группы управл ющих входов второго и четвертого мультиплексоров соединены с второй шиной управлени  модул , первый вход переноса первого и второго мультиплексоров подключен к первой входной шине переноса модул , первый вход переноса третьего и четвертого мультиплексоров подключен 1 выходу первого мультиплексора, выход второго мультиплексора соединен с первой асинхронной выходной шиной данных модул  и с 0-входом первого триггера, С-вход которого соединен с шиной тактовых импульсов модул  и с С-входом второго триггера, D-вход которого соединен с выходом четвертого мультиплексора, соединенного с первой выходной шиной переноса модул , и с второй асинхронной выходной шиной данных модул , выход третьего льтиплексора соединен с второй выходной шиной переноса модул , введены п тый и шестой мультиплексоры,управл ющий вход которых подключен к шине выбора режима модул , вход переноса п того мультиплексора соединен с второй входной шиной переноса модул , вход данных п того мультиплексора подключен к выходу второго триггера, а выход - к второму входу переноса первого и второго мультиплексоров, вход переноса шестого мультиплексора соединен с выходом второго мультиплексора, информационный вход - с входной шиной обратной св зи модул , а выход - с вторым входом переноса ретьего и четвертого мультиплексоров. На чертеже показана блок- схема арифметико-логического модул . Арифметико-логический модуль содержит триггеры 1 и 2, шины 3 и 4 управлени , первую шину 5 второго операнда , вторую шину б второго операнда , первую и вторую шины 7 и 8 в,ыходных данных, входную шину 9 и выходные шины 10 и 11 переноса, входную шину 12 и выходную ыину 13 обратной св зи, шину 14 тактовых импульсов, мультиплексоры 15-20, асинхронЕ1ые выходные шины 21 и 22 данных, вторую входную шину 23 переноса и шину 24 выбора режима. Арифметико-логический модуль работает следующим образом. Двоичный код, подаваемый по шинам 3 и 4, задает вид реализуемой операции над двум  операндами,один из которых записан в триггерах первого 1 и второго 2 разр дов, а второй операнд установлен на входных . шинах 5 и 6. На выходах мультиплексоров 16 и 18 формируютс  соответственно первый и второй разр ды кода

результата операции При этом i-тый разр д результата (первый или второй в зависимости от уровн  сигнала на шине 24 выбора режима есть переключательна  функци  следующих аргументов: сигнала на i-той шине выходных данных (7 или 8); сигнала на i-той шине (5 или 6); сигнала первого переноса , поступающего по шине 9 или непосредственно с выхода мультиплексора 15, и сигнала обратной св зи, поступающего непосредственно с шины 8 или по шине 12, если уровень сигнала на шине выбора режима равен логическому нулю, либо первых трех аргументов , указанных выше, и сигнала второго переноса, поступающего по второй входной шине 23 п.ереноса или непосредственно с выхода мультиплексора 16, если уровень сигнала на шине выбора режима равен логической единице. Вид этой функции определ етс  двоичным кодом, подаваемым по шине 4.

Одновременно на выходах мультиплексоров 15 и 17 формируютс  сигналы первого переноса из первого и второго разр дов, которые  вл ютс  переключательными функци ми тех же аргументов , что и сигналы результата операции в зависимости от уровн  сигнала на шине 24 выбора режима. Вид этих функций определ етс  двоичным кодом, подаваемым по шине 3.

По фронту тактового импульса, поступающего по шине 14 на входы синхронизации триггеров 1 и 2 первого и второго разр дов, происходит запись кода результата операции с асинхронных выходны шин 21 и 22 данных в триггеры 1 и 2, Этот код подаетс  на шины 7 и 8. Одновременно сигнал с выхода триггера 1 поступает на выходную шину 13 обратной св зи, сигнал с выхода триггера 2 второго разр да - на вход п того мультиплексора 19, сигнал с входной шины обратной св зи - на вход шестого мультиплексора 20.

При этом начнетс  формирование нового кода результата операции, первый разр д которого поступит на второй информационный вход шестого мультиплексора 20, а второй - на шину переноса 11, причем на вход п того мультиплексора 19 поступит сигнал с второй входной шины переноса 23. Одновременно будет происходить формирование первого Переноса, который с выхода третьего мультиплексора 17 поступит на первую выходную шину переноса.

Код, записанный в триггеры 1 и 2 первого и второго разр дов, остаетс  неизменным до прихода фронта следующего тактового импульса.

Использование данного арифметикологического модул  позвол ет расширить функциональные возможности по

сравнению с известным устройством. Оно обеспечивает реализацию 2 8,589.934.592 (количество возможных кодовых комбинаций на шинах управлени  и шине выбора режима) различных арифметико-логических операций с двум  операндами, кажда  из которых выполн етс  за один такт синхронизации.

Это обусловлено тем, что каждый разр д результата, первый и второй

o перенос описываютс  полным набором переключательных функций следующих аргументов: либо разр дов операндов, первого переноса из предыдущего разр да и сигнала обратной св зи из последующего разр да , либо трех первых

s вышеназванных, а также сигнала второго переноса из предыдущего разр да.

Кроме известных, данный арифметико-логический модуль позвол ет, например , реализовать операцию сравне0 ни  чисел, заданных в пр кых кодах I результат сравнени  , или формируетс  на первой и второй выходных шинах переноса); совмещенную поразр дную логическую операцию с проверкой

5 результата на четность; совмещенную операцию выделени  хот бы одной 1 из разр дов операндов, следующих за разр дами, в обоих.из которых наход тс  1, с одновременной проверкой

0 результата на четность; операцию параллельной проверки обоих операндов на четность (результат формируетс  на первой iP второй выходных шиндх переноса и имеет 4 исхода: четный-четный;

5 четный-нечетный; нечетный-четный; нечет-, ный-нечетный) ;совмещенную поразр дную логическую операцигс со сдвигом результата влевог совмещенную поразр дную логическую операцию и маскирование

0 результатом этой операции следующих разр дов результата другой поразр дной логической операции над теми же операндги«1И. .

Реализаци  за один такт совмещенных арифметико-логических опе5 раций позвол ет повысить быстродействие предложенного модул  по сравнению с известным.

Кроме того, данный модуль может быть использован дл  реализации сис-

O тем переключательных функций.

Изобретение дает возможность строить однородные универсальные рднои мультипроцессорные ЭВМ.

5

Таким образом, будучи выполненным в виде большой интегральной схемы, модуль обеспечит себе широкую сферу применени  в области вычислительной техники; начина  от узлов специали0 зированных вычислительных устройств, таких как комбинационные cxenti, реа лизирующие системы переключательных функций, цифровые анализаторы, универсальные регистры, счетчики, сум5 маторы и др., и конча  блоками однородных универсальных мультиьшкропроцессорных ЭВМ.

Формула .изобретени 

Арифметико-логический модуль,содержащий первый, второй, третий и четвертый мультиплексоры и два триггера , причем выход первого триггера подключен к первой шине выходных данных модул , к выходной шине обратной св зи модул , к входу первого операнда первого и второго мультиплексоров , выход второго триггера подключен к второй шине выходных данных модул  и к входу первого операнда третьего и четвертого мультиплексоров , вход второго операнда первого и второго мультиплексоров подключен к первой шине второго операнда модул , к .второй шине второго операнда модул  подключен вход второго операнда третьего и четвертого мультиплексоров , группы управл ющих входов первого и третьего мультиплексоров , с пеЬвой шиной управлени  модул , группыуправл ющих входов второго и четвертого мультиплексоров соединены с второй шиной управлени , модул , первый вход переноса первогб и второго мультиплексоров подключен к первой входной шине переноса моду л , первый вход переноса третьего и четвертого мультиплексоров подключен к выходу первого мультиплексора выход второго мультиплексора соединен с первой асинхронной выходной шиной данных модул  и с D-входом первого триггера, С-вход которого соединен с Ш1-$ной тактовых импульсов моду- л  и с с-входом второго триггера.

D-вход которого соединен с выходом четвертого мультиплексора, соединенного с первой выходной шиной переноса модул , и с второй асинхронной выходной шиной данных модул , выход третьего мультиплексора соединен с второй выходной шиной переноса модул , отличающийс  тем, что, с целью расширени  функциональных возможностей модул  за счет

0 выполнени  операции сравнени  чисел , логических операций с проверкой на четность, операции параллельной проверки обоих операндов на четность, совмещенной поразр дной

S логической операции со сдвигом результата влево, операции маскировани  результатом данной операции следунвдих разр дов результата другой логической операции над теми же операндами, в него введены п тый и шестой мультиплексоры, управл ющий вход которых подключен к .шине выбора режима модул г вход переноса п того мультиплексора соединен с второй входной

5 шиной переноса модул , вход данных п того Мультиплексора подключен к выходу второго триггера, а выход - к второму входу переноса первого и второго мультиплексоров, вход переноса шестого мультиплексора,информационный вхоД - с входной шиной обратной св п зи модул , а йыход - с вторым входом переноса третьего и четвертого муль-; типлексоров..

Источники информации,

5 прин тые во внимание при экспертизе

1. Зарубежна  электронна  техника . М. 1977, № 9, с.19-21.

2.Авторское свидетельство СССР по за вке 2786482/18-24,

0 кл. G Об F 7/00, 1979 (прототип).

Claims (1)

1. Формула изобретения

   Арифметико-логический модуль,содержащий первый, второй, третий и четвертый мультиплексоры и два триггера, причем выход первого триггера подключен к первой шине выходных дан- 10 них модуля, к выходной шине обратной связи модуля, к входу первого операнда первого и второго мультиплексоров, выход второго триггера подключен к второй шине выходных данных 15 модуля и к входу первого операнда третьего и четвертого мультиплексоров, вход второго операнда первого и второго мультиплексоров подключен к первой шине второго операнда модуля, 20 к .второй шине второго операнда моду-i ля подключен вход второго операнда третьего й четвертого мультиплексоров, группы управляющих входов первого и третьего мультиплексоров сое- 25 динены с первой шиной управления модуля, группы управляющих входов второго и четвертого мультиплексоров соединены с второй шиной управленияi модуля, первый вход переноса первого „ и второго мультиплексоров подключен к первой входной шине переноса модуля, первый вход переноса третьего и четвертого мультиплексоров подключен к выходу первого мультиплексора; выход второго мультиплексора соеди- 35 нен с первой асинхронной выходной шиной данных модуля и с D -входом перво-¹ го триггера, С-вход которого соединен с шиной тактовых импульсов моду-+ ля и с С-входом второго триггера, ' 40

   D-вход которого соединен с выходом четвертого мультиплексора, соединенного с первой выходной шиной переноса модуля, и с второй асинхронной выходной шиной данных модуля, выход третьего мультиплексора соединен с второй выходной шиной переноса модуля, отличающийся тем, что, с целью расширения функциональных возможностей модуля за счет выполнения операции сравнения чисел, логических операций с проверкой на четность, операции параллельной проверки обоих операндов на четность, совмещенной поразрядной логической операции со сдвигом результата влево, операции маскирования результатом данной операции следующих разрядов результата другой логической операции над теми же операндами, в него введены пятый и шестой мультиплексоры, управляющий вход которых подключен к .шине выбора режима модуля, вход переноса пятого мультиплексора соединен с второй входной шиной переноса модуля, вход данных пятого мультиплексора подключен к выходу второго триггера, а выход - к второму входу переноса первого и второго мультиплексоров, вход переноса шестого мультиплексора,информационный вхоД - с входной шиной обратйой свя-) зи модуля, а выход - с вторым входом переноса третьего и четвертого мультиплексоров,.