SU1246091A1 - Устройство дл извлечени квадратного корн - Google Patents
Устройство дл извлечени квадратного корн Download PDFInfo
- Publication number
- SU1246091A1 SU1246091A1 SU843775257A SU3775257A SU1246091A1 SU 1246091 A1 SU1246091 A1 SU 1246091A1 SU 843775257 A SU843775257 A SU 843775257A SU 3775257 A SU3775257 A SU 3775257A SU 1246091 A1 SU1246091 A1 SU 1246091A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- register
- inputs
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение предназначено дл вычислени квадратных корней из двоичных чисел и может быть ислользовано дл построени цифровых вычислительных машин. Целью изобретени вл етс сокращение оборудовани . Устройство содержит регистр, подкоренного выражени , регистр частных сумм, комбинационный сумматор, коммутатор, элемент ИЛИ, счетчик циклов, дешифратор, генератор тактовых импульсов, блок управлени , преобразователь кода унитарного в двоичный, группу элементов И, счетчик, регистр последовательного приближени , причем выходы счетчика соединены с первыми входами группы элементов И, выходы регистра последовательного приближени соединены с вторыми входами группы элементов И, выходы которых соединены с входами преобразовател кода унитарного в двоичный, выходы которого соединены с первыми входами коммутатора, выходы которого соединены с вторыми входами комбинационного сумматора, выходы которого соединены с входами регистра частных сумм, выходы генератора .тактовых импульсов соединены с входами блока управлени , выходы которого соединены с управл ющими входами счетчика, регистра последовательного приближени , коммутатора, регистра частных сумм, регистра подкоренного вьгражени , счетчика циклов, выходы счетчика циклов соединены с входами дешифратора, выход которого соединен с входом генератора тактовых импульсов , выход младшего разр да комбинационного сумматора соединен с первым входом элемента ИЛИ, второй вход которого вл етс входом устройства, и выход которого .соединен с входом младшего разр да регистра частных сумм, выходы комбинационного суммат о- ра соединены с входом блока управде- ни , выходы регистра частных сумм соединены с первыми входами комбинационного сумматора, старший разр д регистра подкоренного выражени соединен по схеме сдвига влево с входом регистра частных суйм. 1 з.п. ф-лы, 3 ил., 1 табл. (О (Л ND 4 О) О ;о
Description
1 1
Изобретение относитс к области цифровой вычислительной техники.
Цель изобретени - сокращение оборудовани .
На фиг. 1 показана схема з строй- ства; на фиг. 2 - схема блока управлени и диаграмма работы генератора тактовых импульсов; на фиг. 3 - схем блока последовательного приближени .
Устройство дл извлечени квадратного корн содержит регистр 1 частных сумм, регистр 2 подкоренного выражени , комбинационный сумматор 3, коммутатор 4, блок 5 посто нной пам ти (БПП), группу 6 элементов И, счетчик 7, блок 8 последовательного приближени , блок 9 управлени , генератор 10 тактовых импульсов, элемент ИЛИ 11 счетчик 12 циклов, дешифратор 13 нул и входную шину 14 сброса счетчика циклов.
Блок 9 управлени содержит триг-« геры 15-18, элементы ИЛИ 19-21, элементы И 22-30.
Блок 8 последовательного приближени содержит элемент НЕ 31, элементы И 32-34, триггер 35 управлени , триггеры 36.1-38.1, элемент 2И-ИЛИ 39.1, элемент ЗИ-ИЛИ 40.1.
Устройство работает следующим
образом.,
I
Блок 8 последовательного приближени записывает в каждый разр д единицу , начина со старшего, последовательно . В зависимости от управл ющих сигналов данна единица сбрасываетс или оставл етс в данном разр де. Возможно вычитание единицы из последних трех записанных разр дов. По входу сброса все элементы устанавливаютс в исходное состо ние. По входу сдвига определ етс очередной разр д в который записываетс единица. По входам сброса очередного записанного разр да и вычитани из последних трех записанных разр дов сбрасьгеаетс очередной разр д или вычитаетс единица из последних трех записанных разр дов . По входу записи устанавливаетс в единицу очередной разр д блока 8 последовательного приближени .
По входной шине 14 счетчик 12 циклов сбрасываетс и через дешифра- гор. 13 нул разрешает работу генератора 10 тактовых импульсов. По импульсу СИ 1 сбрасываетс счетчик 7 и блок 8 последовательного приближени , регистр 1 частных сумм, триггер
913
15 блока 9 управлени , записываетс подкоренное число в регистр 2 подкоренного выражени , -через элемент ИЛИ 21 сбрасываютс - триггеры 17 и 18
блока 9 управлени , устанавливаетс через элементы И 22 и ИЛИ 19 в единицу триггер 16 в блоке управлени . По импульсу СИ 2 в младший разр д регистра 1 частных сумм через элемент
ИЛИ 11 записываетс старший разр д подкоренного числа.
По ) мпульсу СИ 3 регистр 1 частных сумм и регистр 2 подкоренного выражени сдвигаютс на один разр д влево,
разрешаетс сдвиг в блоке 8, увеличиваетс на единицу значение счетчика . 12.
После начальной установки в устройстве повтор ютс циклы, количество
которых равно разр дности результата.
Каждый цикл работы устройства состоит из следующих шагов. По СИ1 подтверждаетс состо ние триггера 16 блока 9 через элементы И 23 и ИЛИ 19, записываетс предполагаемый разр д корн , который всегда равен единице, в счетчик 7 по входу сдвига влево и в блок 8. Выходы счетчика 7 и блока 8 соедин ютс с входами группы 6 элементов И
таким образом,. JJTO на первый элемент И приходит младший разр д счетчика 7 и старший разр д выхода 6j|OKa 8, на второй элемент И второй и п-1 разр ды соответственно и т.д. С выходов
группы 6 элементов И образный уни- тарньй код поступает на входы блока посто нной пам ти, преобразованный код через коммутатор 4 суммируетс с кодом регистра 1 частных сумм на
комбинационном сумматоре 3. Если
отсутствует инверси переноса из комбинационного сумматора 3, то по СИ 2 результат записываетс в регистр 1 - частных сумм, а по СИ 3 сдвигаютс
влево регистр 1 частных сумм, регистр 2 подкоренного выражени , разрешаетс Сдвиг в блоке 8. I.
Если есть перенос р из комбинационного сумматора 3, то триггер 16
блока 9 управлени сбрасываетс , по СИ 2 через И 30 триггер 18 устанавливаетс в единицу, по СИ 3 изменений не происходит. По очередному СИ 1 через И 23 и ИЛИ 19 триггер 16. блока 9 устанавливаетс в единицу и вьтитаетс единица из счетчика 7, сбрасываетс очередной разр д блока 8. Унитарный код с группы 6 эле5 .
ментов И поступает на блок 5, двоичный код с выхода блока 5 через ком- fyтaтop 4 суммируетс с содержимым perHCTjpa 1 частных сумм на комбинационном сумматоре 3.
Если отсутствует инверси переноса из комбинационного сумматора 3, то по СИ 2 происходит запись суммы в регистр 1 частных сумм, по СИ 3 через элементы И 28, ИЛИ 21 сбрасываетс триггер 18 в блоке 9 управле- и , сдвигаютс регистр 1 частных сумм и регистр 2 подкоренного выражени на один разр д влево, происходит сдвиг вправо дл разрешени записи в очередной разр д блока В последовательного приближени .
Если присутствует инверси переноса , устанавливающа триггер 16 блока 9 управлени в О, то по СИ 2 триггер 17 устанавливаетс в единицу, коммутатор 4 вьщает на свои выходы код, равный двойке в двоичной систем счислени , который суммируетс с кодом регистра 1 частных сумм, по СИ 3
20
46091.4 у
сумма записываетс в регистр 1 частных сумм. По очередному СИ 1 через элементы И 23, ИЛИ 19 блока управлени устанавливаетс триггер 16 в еди- 5 ницу, из счетчика 7 вьтитаетс единица , из содержимого блока 8 вычитаетс единица из трех последних записанных разр дов, через элементы И 24 и ИЛИ 21 сбрасываютс триггеры 17 и 18 блока
10 управлени . Образованна очередна сумма с выходов комбинационного сумматора 3 по СИ 2 записываетс в регистр 1 частных сумм и регистр 2 подкоренного выражени , происходит
15 сдвиг вправо разр да дл разрешени записи в очередной разр д содержимого блока 8 последовательного приближени .
Когда счетчик 12 циклов сосчитает п + 1 цикл то через дешифратор 13 нул сбрасываетс разрешение работы генератора 10 тактовых импульсов и устанавливаетс в единицу триггер 15 блока 9 управлени .
В таблице приведен пример извле-
25 чени квадратного корн дл аргумента
101001100101.
I
Полученный результат равен 110010.
В качестве преобразовател унитарного кода в дг оичный в устройстве вместо блока посто нной пам ти могут использоватьс такие стандартные блоки , как счетчик, дешифратор, комбинационные схемы и их интеграци .
Claims (1)
1. Устройство дл извлечени квадратного корн , содержащее комбинационный сумматор, регистр подкоренного выражени , регистр частных сумм, при- чем выход комбинационного сумматора подключен к информационному входу регистра частных сумм, вход младшего разр да регистра частных сумм подключен к выходу старшего разр да ре
гистра подкоренного выражени , о т- личающеес тем, что, с целью сокращени оборудовани , оно содержит элемент ИЛИ, коммутатор, блок посто нной пам ти, группу эле- ментов И, счетчик, блок последовательного приближени , генератор тактовых импульсов, счетчик циклов дешифратор нул и блок управлени , причем выход регистра частных сумм подключен к первому информационному входу комбинационного сумматора, выход коммутатора подключен к второму информационному входу комбинационног сумматора, выход блока посто нной пам ти подключен к первому информаци онному входу коммутатора, второй информационный вход коммутатора подключен к шине, двоичного кода числа 2 устройства, вход адреса блока посто вной пам ти подключен к выходам эле ментов И группы, выход i-ro разр да счетчика (i 1, 2, ..., п; п - разр дность результата) подключен к первому входу i-ro элемента И группы, выход j-ro разр да блока последова- тельного приближени (j п, (п-1), ..., 1) подключен к второму входу i-ro элемента И группы, выход счетчика циклов подключен к входу дешифра тора нул , выход дешифратора нул подключен к входу запуска ге,нератора тактовых импульсов, выход младшего разр да комбинационного сумматора подключен к первому входу элемента ИЛИ, выход элемента ИЛИ подключен к входу младшего разр да регистра частных сумм, второй вход элемента ИЛИ вл етс входом старшего разр да
0
,
0
0
5 5
О
0 5
подкоренного числа устройства, вход сброса счетчика циклов вл етс входом запуска устройства, информацион- Hbrii вход регистра подкоренного выражени вл етс входом подкоренного числа устройства, первый выход генератора тактовых импульсов подключен к первому входу блока управлени , второй вход генератора тактовых импульсов подключен к второму входу блока управлени , третий выход генератора тактовых импульсов подключен к третьему входу блока управлени , выход дешифратора нул подключен к четвертому входу блока управлени , выход инверсии переноса комбинационного сумматора подключен к п тому входу блока управлени , первый выход блока управлени подключен к входу сброса регистра частных сумм, счетчика , блока последовательного приближени и к входу управлени записью регистра подкоренного выражени , второй выход блока управлени подключен . к счетному входу счетчика циклов, к входам управлени сдвигом влево регистра частных сумм и регистра под- коренного выражени и к входу управлени сдвигом вправо блока последовательного приближени , третий выход блока управлени подключен к входу управлени записью регистра частных сумм, четвертый выход блока управлени подключен к первому управл ющему входу кр,ммутатора и к входу вычитани единицы блока последовательного приближени , п тый выход блока управ- , лени подключен к второму управл ющему входу коммутатора, шестой выход блока управлени подключен к входу декремента счетчика и к входу сброса последнего разр да блока последовательного приближени , седьмой выход блока управлени подключен к входу управлени сдвигом влево счетчика и к входу установки последнего разр да блока последовательного приближени , причем блок управлени содержит первый , второй, третий и четвертый триггеры , первый, второй и третий элементы ИЛИ, первый, второй, третий, четвертый , п тый, шестой, седьмой, восьмой и дев тый элементы И, причем в блоке управлени пр мой выход первого триггера подключен к первому входу первого элемента И, инверсный выход первого триггера подключен к первому
входу второго элемента И, выход первого элемента И подключен к первым входам первого и второго элементов Ш1И, выход второго элемента И подктш- чен к второму входу первого элемента 5 ШЖ и к первым входам третьего, четвертого и п того элементов И, выход первого элемента РШИ подключен к входу асинхронной установки второго триггера, выход третьего элемента И 10 подключен к второму входу второго элемента ИЛИ, выход второго элемента ИЛИ .подключен к входам асинхронного сброса третьего и четвертого триггеров , пр мой выход четвертого тригге- 15 ра подключен к счетному входу третьего триггера, пр мой выход второго триггера подключен к nepBjjiH входам п того, шестого и седьмого элементов И, инверсный выход второго триггера 20 подключен к второму входу четвертого и к первому входу дев того элементов И, выход шестого элемента И подключен к первому входу третьего элемента ИЛИ, выход седьмого элемента И подключен 25 к третьему входу второго элемента ИЛИ,-выход восьмого элемента И подключен к второму входу третьего элемента ИЛИ, выход дев того элемента И подключен к счетному входу четвертого 30 триггера, пр мой выход третьего триггера подключен к второму входу третьего и к первому входу восьмого элементов И, причем вход сброса первого триггера соединен с вторыми входами 35 первого и второго элементов И и вл етс первым входой блока.управлени , вторые входы шестого и дев того элементов И соединены между собой и вл ютс вторым входом блока управ- 40 лени , вторые входы седьмого и восьмого элементов И соединены между собой и вл ютс третьим входом блока управлени , вход установки первого триггера вл етс четвертым входом 45 блока управлени , вход синхронной установки в О и вход синхронизации второго триггера соединены между собой и вл ютс п тым входом блока правлени , выход первого элемента И 50 вл етс первым выходом блока управлени , выход седьмого элемента И вл етс вторым выходом блока управени ,, выход третьего элемента ИЛИ вл етс третьим выходом блока управ- 55 ени , пр мой выход третьего триггеа вл етс четвертым выходом блока правлени , инверсный выход третьего
триггера вл етс п тым выходом блок управлени , выход четвертого элемента И вл етс шестым выходом блока управлени , выход п того элемента И вл етс седьмым выходом блока управлени .
- 2, Устройство по п, 1, о т л и- чающ§ес тем, что блок после- доватё льно о приближени содержит элемент НЕ, три элемента И, триггер управлени , 3 п триггеров, п элементов 2И-ИЛИ и элементов ЗИ-ИЛИ, причем выход элемента НЕ подключен к первом входу первого элемента И, вход элемента НЕ соединен с первым входом второго элемента И и вл етс входом вычитани единицы блока последовательного приближени , вторые входы первого и второго элементов И соедит нены и вл ютс входом сброса последнего разр да блока последовательного приближени , выход триггера управлени подключен к первому входу третьего элемента И, второй вход третьего элемента И соединен с входом установки триггера управлени и вл етс входо управлени сдвигом вправо блока последовательного приближени , вход сброса триггера управлени соединен с входами асинхронной установки (3i-2)-ro и (3i-1)-ro триггеров и с первым входом i-ro элемента ЗИ-ИЛИ и вл етс входом сброса блока последовательного приближени , первые входы всех элементов 2И-ИЛИ объединены и вл ютс входом установки последнего разр да блока последовательного приближени , выход третьего элемента И подключен к входу синхронизации (3i-2)-ro триггера, выход (31-2)-го триггера подключен к вторым входам i-x элементов 2И-ИЛИ и ЗИ-ИЛИ и к входу синхронной установки (31+1)-то триггера, выход второго элементами подключен к третьим входам всех элементов ЗИ-ШШ, выход 3i-ro триггера подключен к четвертому входу i-ro элемента ЗИ-ИЛИ, выход первого элемента И подключен к третьим входам всех элементов 2И-ИЛИ н к п тым входам всех элементов ЗИ-ШШ, выход (3i-1)-ro триггера подключен к чет- вертому входу i-ro Элемента 2И-И1Ш и к шестому входу i-ro элемента ЗИ-ИЛИ, инверсный выход 3i-ro триггера подключен к п тому входу i-ro элемента 2И-Ш1И, шестой вход i-ro элемента 2И-Ш1И и седьмой вход i-ro
элемента ЗИ-ИЛИ объединены между собой и подключены к инверсному выходу (3i+3)-ro триггера, вход сброса (3i-1)-ro триггера подключен к выходу (3i+7)-ro триггера, вход синхронной установки первого триггера подключен к шине логического нул уст- ррйства, выход 3i-ro триггера етс i-M разр дом выхода блока пос- ледовательного приближени .
х1ж
Н
Фиг.1
r&Vn
ш
17
СИ1 П
СИ2 СНд
Я
л
Фиг.2
Составитель С. Силаев Редактор Н. Тупица Техред Н.Бонкало
Заказ 40027А2
Тираж 671
ВНИИПЙ Государственного комитета СССР
по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5
Производственно-полиграфическое предпри тие,, г. Ужгород, ул. Проектна , 4
Корректор Е. Сирохман
Подписное
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843775257A SU1246091A1 (ru) | 1984-07-23 | 1984-07-23 | Устройство дл извлечени квадратного корн |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843775257A SU1246091A1 (ru) | 1984-07-23 | 1984-07-23 | Устройство дл извлечени квадратного корн |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1246091A1 true SU1246091A1 (ru) | 1986-07-23 |
Family
ID=21132528
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843775257A SU1246091A1 (ru) | 1984-07-23 | 1984-07-23 | Устройство дл извлечени квадратного корн |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1246091A1 (ru) |
-
1984
- 1984-07-23 SU SU843775257A patent/SU1246091A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 571807, кл. G 06 F 7/552, 19-74. Карцев Н.А. Арифметика цифровых машин. М.: Наука, 1969, с. 537, рис. 5-6. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR870009595A (ko) | 직렬-비트 2의 보수 디지탈 신호 처리 장치 | |
SU1246091A1 (ru) | Устройство дл извлечени квадратного корн | |
US2998192A (en) | Computer register | |
SU1030798A1 (ru) | Устройство дл выравнивани пор дков чисел | |
SU953637A1 (ru) | Троичный сумматор | |
SU369715A1 (ru) | Троичный потенциальный триггер | |
SU1247862A1 (ru) | Устройство дл делени чисел | |
SU1539774A1 (ru) | Генератор псевдослучайной последовательности | |
SU1283753A1 (ru) | Устройство дл делени двоичных чисел | |
SU961151A1 (ru) | Недвоичный синхронный счетчик | |
SU1322269A1 (ru) | Устройство дл извлечени корн из суммы квадратов трех чисел | |
JP3074958B2 (ja) | 加算機能付きシリアル乗算器 | |
SU1001097A1 (ru) | Генератор псевдослучайных чисел | |
SU532295A1 (ru) | Цифрова электронна вычислительна машина последовательного действи | |
SU839047A1 (ru) | Преобразователь частота-код | |
SU476601A1 (ru) | Устройство сдвига цифровой информации | |
SU960792A1 (ru) | Преобразователь двоичного кода в позиционный код со смешанным основанием | |
GB1343643A (en) | Apparatus for shifting digital data in a register | |
SU437061A1 (ru) | Генератор цепеей маркова | |
SU924704A1 (ru) | Устройство дл возведени в куб | |
SU760085A1 (ru) | Преобразователь двоично-десятичных чисел в двоичные i | |
SU534037A1 (ru) | Счетчик импульсов | |
SU526940A1 (ru) | Устройство дл приема последовательного кода | |
SU1140117A1 (ru) | Устройство дл извлечени квадратного корн | |
SU1174921A1 (ru) | Накапливающий сумматор |