Изобретение относитс к вычислительной технике и автоматике и может быть использовано в системах управлени движущимис объектами в качестве преобразовател частотной информации в цифровой код. Известен преобразователь частоты в код след щего типа, содержащий реверсивный счетчик, делитель опорной частоты и двоичный умножитель, выход которого соединен с вычитающи входом реверсивного счетчика, а соо ветствующие входы соединены с выходами делител частоты и реверсивного счетчика ll. Передаточна фу ци такого преобразовател аналогич на передаточной функции инерционног звена - посто нна времени, завис ща от числа разр дов п ревер сивного счетчика и опорной части F 1. ° Однако дл обеспечени высокой т ности п должно выбиратьс достаточно большой величины, что не позвол ет получить высокого быстродейств преобразовател . Наиболее близким по технической сущности К--предлагаемому вл етс преобразователь частоты в код, содержащий регистр пам ти, управл емый делитель частоты, входы которого подключены к разр дным выходам регистра пам ти, группу элементов И, счетчик, регистр сдвига, триггер, коммутатор опорных частот, два двухвходовых элемента И, вычитающий блок и элемент задержки, причем входные шины регистра пам ти соединены через группу элементов И с единичным выходом соответствующих разр дов управл емого делител частоты, а выход переполнени управл емого делител частоты, соединен с первым входом вычитающего блока и сдвигающей шиной регистра сдвига, у которого вход установки в 1 первого разр да соединен со вторыми вхрдаки группы э хементов И и выходом первого двухвходового элемента И, у которого один вход через элемент задержки соединен с единичным выходом триггера и первым входом второго двухвходовогс элемента И, а другой вход подклкмен ко входу установки в 1 триггера, ко второму входу вычитагацего блока и ко входной шине, при этом выход вычитаищеГО блока соединен со входом счетчика , выходы каждого разр да которого соединены со входами коммутатора опо ных частот, выход которого додключе ко второму входу второго двухвходов го элемента совпадени и через него ко входу управл емого делител частота 2 . Недостатками такого преобразовател вл ютс погрешности, обусловленные прин тым способом прео бразовани кода ,-i -ого остатка л в удвоенный временной интервал с помощью набора стабильных частот fj, /2 , соответствии с формулой При этом погрешности операции(1) обусловленные несовпадением момента начала 1„ преобразовани ,.; и момента по влени ближайшего импульса частоты Fo/2,обратно пропорциональны величине Ро/2 и в максимуме равны . Таким образом , если 1анна погрешность на вто ром шаге работы устройства равна 2/Fc) , то на последнем шаге она увеличиваетс в раз. Цель изобретени - повышение точности. Указанна цель достигаетс тем, что в преобразователь частоты в код, содержащий регистр пам ти, выходы разр дов которого через основной управл емый делитель частоты подключены ко входам основной групп элементов И, выходы которой соединены с информационными входами регистра пам ти, выход переполнени основного управл емого делител частоты соединен с первым входом вычитающего блока и сигнальным входом регистра сдвига, вхо/i установки 1 первого разр да которого сое динен с управл ющим входом основной группы элементов И и выходом первого элемента И, первый вход которого соединен с входйой шиной, входом триггера и вторым входом вычитаквдего блока, которого соединен со входом счетчика, пр мой выход тр гера подключен через элемент задерж ки ко второму входу первого элемента И и непосредственно к первому входу второго элемента И, дополнительно введены дешифратор, две груп пы элементов И, управл емьгй делитель частоты и регистр пам ти, причем выходы счетчика через дешифрато подключены ко входам первой дополни тельной группы элементов И, сигналь ный вход которой соединен с выходом второго элемента Я, второй вход кот рого подключен к шине опорной часто ты, выходы первой дополнительной гр пы элементов И подключены к первой группе входов дополнительного управл емого делител частоты, втора группа входов которогЬ соединена с выходами разр дов регистра пам ти, входы которого подключены к выходам второй ополнительной группы элементов И, входы которой соединены с выходами разр дов дополнительного делител частоты, первый и второй дополнительные входы основного управл емого делиел частоты подключены к дополнительным выходам соответственно дополнительного управл емого делител -частоты и первой дополнительной группы элементов И, управл гаций вход второй дополнительной группы элементов И соединен с выходом первого элемента и. . На фиг. 1 приведена блок-схема устройства, на фиг. 2 - временные диаграммл , по сн ющие его работу. Преобразователь частота - код содержит управл емый делитель 1 часто-, ты, регистр 2 пам ти, счетчик 3, группу 4 элементов И, регистр 5 сдвига, элементы 6 и 7 И, триггер 8, вычитающий блок 9, элемент 10 задержки, регистр 11 пам ти, группы 12 и 13 элементов И, дешифратор 14 и дополнительный управл емый делитель 15 частоты . При этом входы управл емого делител 1 частоты подключены к разр дным выходам регистра 2 пам ти, входные шины которого соединены через группу 4 элементов И с разр дными выходами управл емого делител 1 частоты , выход переполнени которого соединен с первым входом вычитающего блока 9 и двигающей шиной регистра 5, у которого вход установки в 1 первого разр да соединен со вторыми входами группы 4 элементов И и выходом элемента И б, у которого один вход через элемент 10 задержки сое;инен с единичным выходом триггера 8 и первым входом элемента И 7, а другой вход подключен ко входу установки в 1 триггера 8, ко второму входу . вычитающего блока 9 и к шине входной частоты, а выход вычитающего блока 9 подключен ко входу,счетчика 3. Входные шины регистра 11 пам ти соединены через группу 12 элементов И с разр дными выходами дополнительного управл емого делител 15 частоты, подключеннах к младшему разр ду последнего . Каждый из дополнительных разр дов имеет второй вход, соединенный с выходом одного из элементов И группы 13, у которых первые входы соединены с выходом элемента 7И, второй вход которого соединен с шиной опорной частоты, а вторые - с соответствующими выходами дешифратора 14, входы которого соединены с разр дными выходами счетчика 3.Младший разр д управл емого делител 1 частоты также имеет дополнительный вход,соединенный с выходом соответствующего эл мента группы 13. Устройство работает следующим образом . Мод-елирующа зависимость Nj устройства имеет вид М,к. 2 F /FQ, причем в устройстве вместо делени входной частоты F на опорную , производитс деление их периодов Г Ф м т т оN - -ь ОПiftx . и Т(,п,т.е. ibir Топ. выбираетс из услови , , Каждый 1 - ый шаг делени состоит из удвоени остатка, полученного на предыдущем -i -1-ом шаге (Л4 -l) и его сравнении с периодом входной частоты Tjj . Если ,.,Tjx, то i -ог разр ду частотного присваиваетс значение 1 и определ етс i -ый остаток 2й;.,-Т|х . Если .44Tg , то i -ому разр ду частного присва иваетс значение О. В этсм случае дл следующего | +1 шага величина 2д; вл етс остатком л . далее процесс повтор етс до получени последнего п -го разр да выходного кода. В исходном состо нии счетчик 3 и триггер 8 обнулены, в регистр 2 и управл емый делитель 1 Частоты записан код МТ,,, Топ F,, в регистр записана, во второй разр д. Процесс преобразовани начинаетс с приходом импульса преобразуемой частоты Fgy , который устанавливает триггер 8 в состо ние 1, при этом опорна частота f начинает через группу 13 элементов И и открывший .с элемент И 7 поступать на управл емой делитель 1 частоты. Таким образом, с приходом первого импульса входной частоты на чинаетс форми рование интервала времени Т.Синхронность начала периода входной час тоты Tg)t и периода Тдп позвол ет легк произвести их сравнение. Если Тр то второй импульс входной частоты, проход элемент 6, записывает 1 в младший разр д регистра 5 и откры вает группу 4 элементов, через кото рые содержимое управл емого делител 1 частоты, представл гацее собой в этот момент остаток М п/перепишетс в регистр 2 (фиг. 2). Первый импульс на выходе управл емого делител 1 частоты, соответствующий моменту окончани интервгша Tjjf, производит сдвиг содержимого регист ра 5, и вычитает 1 из вычита1С1цег блока 9, ранее записанную вторым импульсом входной частоты. Кроме то в этот момент (момент обнулени сче чики управл емого делител 1 частоты; в управл емый делитель 1 частот переноситс содержимое регистра 2, т.е. код первого остатка Нд4,.который сразу же начинает преобразовыватьс в интервсш времени &f . Как следует из фиг. 2, от момента прихода второго импульса входной частоты это будет уже второй остаток м , т.е. второй период входной частоты сравниваетс с удвоенным остатком 24. Если 2д Tgj , то третий импульс входной частоты производит изменени .в схеме, аналогичные действию ее второго импульса, записывает 1 в младший разр д регистра 5 и переписывает код второго остатка H5a2N,4 -Tj.-. в регистр 2. Следующий выходной импульс управл емого делител 1 частоты (момент времени ) аналогично его первому импульсу начнет формирование второго остатка да:N(u/(J. на фиг. 2 изображен случай, когда . При этом выходной импульс управл емого делител 1 частоты, пройд вычитающий блок 9, записывает 1 в счетчик 3. При этом высокий потенциал по вл етс на второй шине дешифратора 14 и исчезает на его первой шине, что открывает второй элемент И из группы 13, выход которого соединен со входом старшего из разр дов делител 15, и закрывает первый элемент И из группы 13, выход которого св зан со входом управл емого делител 1 частоты. Подключение сдного дополнительного разр да ко входу управл емого делител 1 частоты аналогично увеличению .его содержимого вдвое (.j). Следовательно, управл емый делитель 1 частоты начнет формировать интервал времени , Если Tgy , то импульс с выхода делител 1 частоты ( момент времени 2Tgy- -4Aj) снова сдигает содержимое регистра 5 и, пройд вычитакщий блок 9, поступает в счетчик 3, увеличива его содержимое на 1. При этом дешифратор 14 с помощью группы 13 элементов И подключает к управл емому делителю 1 частоты еще один дополнительный разр д иэ делител 15. Вследствие этого формируетс интервал . Итак, предыдущий остаток удйаиваетс до тех пор,.пока не превысит период входной частоты. Выходной код формируетс в регистре 5 цифра за цифрой, начина со CTajKiiero разр да, путем записи 1 в первый разр д регистра 5 и последующего сдвига в сторону стаЕнпих разр дов . После (п -11 сдвигоэ записанна до начала работы 1 из второго разр да регистра 5 перемацаетс в (п+1Ьый разр д, что вл етс сигналом окончани преобразовани . Погрешность возникает на тех шагах преобразовани , где очередной импульс , входной частоты производит перезапись содержимого управл емого делител 1 частоты и дополнительного делител 15 в регистры 2 и 11 т.е. если значение очередной К цифры выходного кода равно 1. На всех последующих шагах эта погрешност преобразовани , не превышающа в личину периода опорной последова ности I/FO t удваиваетс , в соот ствии с изложенным максимальна ввли.чина погрешности временного и тервала равна (.к,,лк,..2)|(), где К, К2...,К„ - значение цифр выходного кода ( О или 1). Наиболь шего значени ДТ достигает при V. бьл.тах 11... -1 в известном устр1ойстве 1 имеетс два источника погрешности. Пер ва из них совпадает с погрешност предлагаемого устройства. Источни ком второй вл етс прин тый способ удвоени временных интервалов путем переключени рпорной частоты с FO/2 на При этом изза несинхронности конца предыдуи го преобразовани (0 и начала последующего ( / т.е. несинхронности момента начала преобразовани кода остатка МдГ в интервал времени с началом периода после довательности FO/2.возникает погрешность AT-i/(Fo2) , котора на всех последуквдих шагах преобразовани удваиваетс . Наибольшей ве личины рассматриваема составл кща погрешность достигает при М,,,, ,т,|-п:: Согласно логике работы устройства ее величина при этом равна .т;.Ми-2)) Суммарна погрешность известно устройства равна Отношение погрешностей известного устройства С23 и предлагаемого устрой ва составл ет ,. Таким образом, точность предлага емого устройства в п/2 раз выше известного . Формула изобретени Преобразователь частота - код, содержащий регистр пам ти, выходы разр дов которого через основной управл емый делитель частоты подключены ко входам основной группы элементов И, выходы которой соединены с информационными входами регистра пам ти, выход переполнени основного управл емого делител частоты ооединен с первым входом вычитающего блока и сигнальным входом регистра сдвига, вход установки 1 первого разр да которого соединен с управл ющим входом основной группы элементов И и выходом первого элемента И, первый вход которого соединен с входной шиной, входом триггера и вторым входбм вычитающего блока, выход которого соединен со входом счетчика, пр мой выход триггера подключен через элемент задержки ко второму входу первого элемента И и непосредственно к первому- входу второго элемента И, отличающийс тем, что, с целью повышени точности, в него дополнительно введены дешифратор, две группы элементов И, управл емый делитель частоты и регистр пам ти , причем выходы счетчика через дешифратор подключены ко входам первой дополнительной группы элементов И, сигнальный вход которой соединен с выходом второго элемента И, второй вход которого подключен к шине опорной частоты, выходы первой дополнительной группы элементов и подключены к первой группе входов дополнительного управл емого делител частоты , втора группа, входов которого соединена с выходами разр дов регистра пам ти, входы которого подключены к выходам второй дополнительной групгм элементов И, входы которой соединены с выходами разр дов ополнительного делител частоты, первый и второй дополнительные вхоы основного управл емого делител астоты подключены к дополнит(льным ыходам соответственно дополнителього управл емого делител частоты первой дополнительной группы элеентов И, управл ющий вход второй ополнительной группы элементов И оединен с выходом первого элемена И. Источники информации, рин тые во внимание при экспертизе 1.Папамарюк Г.О. Быстродействуюий преобразователь частоты в код непрерывным отсчетом. Вычислительа техника. Труды РРТЙ. Р зань, 1970, ып. 18, с. 44-46.