SU744977A1 - Преобразователь частоты в код - Google Patents

Description

(54) ПРЕОБРАЗОВАТЕЛЬ ЧАСТОТЫ В КОД Изобретение относитс  к вычислительной технике и может быть использовано дл  св зи вычислительной машины с внешними устройствами и объектами. Известны преобразователи двоичного кода в частоту, содержащие информационный регистр, комбинационный сумматор ирегистр суммы 1 , Недостатком известного устройства  &л етс  то, что он не производит обратного преобразовани . Известен также многоканальный счетчик импульсов, содержащий N информационных регистров, регистр суммы с комбинационным сумматором на нходе 21, Недостатком этого преобразовател   вл етс  то, что он не учитывает знак пр&образуемой величины и не позвол ет производить обратное преобразование, что приводит к тему, что вычислительные машины, комплектуютс  большим количеством райно типных преобразователей. Целью изобретени   вл етс  расширение функциональных возможностей. Поставленна  цель достигаетс  тем, что в преобразователь содержащий распределитель импульсов, первый и второй выходы которого соединены с первыми исодами первого и второго коммутаторов соответьственно , ко вторым входам которых поД ключен выход регистра суммы, выход первого коммутатора через последовательно соединенные первый информашюнный регистр и третий коммутатор подключены к первому входу комбинационного сумматора , выход второго коммутатора через последовательно соединенные второй инфqpмaционный регистр и четвертый коммутатор подключены ко второму входу комбинациовшого Сумматора, выход которого соединен со входом регистра суммы, третий и чет вертый выходы распределител  импульсов подключены к управл ющим входам третьего и четвертого коммутаторов введены три1 геры режима и знака, четыре синхронизатора , коммутатор записи, два ключа, два элемента ИЛИ и инвертор, причем упрашшкх щие нходы первого и второго синхрониза-

37449774

торов соединены с п тым j-a ixoaoM распре ропиз -гр тощих, импульсоп. поступающих по

делител  импульсов, шестой выход котсрогоПипе 29. Выходаг распределител  тлпупъ

поакгаочен к. упраБ7ШЮщим входам тре1ъе- сов соединены со шсодамк сигаронтгзаторов

Го и четвертого си1-1хрон гзйторовг вьисздывхоштой iacTOTiai, с коьгг-лутаторами и с вь первого и третьего сизисронизаторов через .хозлымн клю-там . Код чисел, соответст первый элемент ИЛИ подключены к вутощих входным часто-там, снргмает-с  с

му входу комбинационного сумматора, кLUJOJ ЗО и 31, Импульс записи по шине 31

четвертому входу которого через второй;глравп ет занесением дополнительного коэлемент ИЛИ подкл оче1а выходы второгода в информацнонггый регистр 1. и четвертого синхронизаторов, шлход Kavi- ю Усаройство работает следзаовдим обрамутатора заниси соеш1нен с утгравл ющт-лзом.

. входом информаииошюго регистра и входомПреобразо12атель ос тдествл ет двух1са-

триггера зна1са, выходы которого подключе™наль и. преобразовани  частоты s код и

ны к нервым входам ключей, вторые входысдноканальное преобразо1зание кода в часкоторых соедиие)1ы с выходоь; рас - --тоту. Дн  устаповкн преобразовател  в ре-

п ре делител импульсов, к первому вхо| жим код-часч-ота па едлничпый вход триткоторого подключен пр мой выход тригге гера режШТа 28 подаетс  управл ющий им™

ра. pexan-./ta, выход раар ;.та лереполненинлульс 26. С выхода -триггера режиуга на

регистра ю/жлючен через инверторвход распределитежз иипульсов 15 подает-к .третьему ш:оду первого ключа и пело- единичный потешдиал, который обеспе-

средственно - к чретьему входу в--горС|Гочи.вае1 выдачу соответсаБ аощих лтрарлл го .

ключа.ninx. имкульсов, которые nocTjnaioT в этом

На чертеже приведена блок-схемарежиме иа аходь коммутаторов 3, 4 и ком™ нреобразовател  частоты в код, осущЕгСт-мутатора 8„ Преобразуемый дополнительвл юшего .канальное преобразонанзш 25ный код по шине 12 нрихощ --г на вход комчастоты в код и одиоканальное преобрази мутатора записи 13. По импульсу 32, раз вание код-частота,тоешающему запись кода в преобразователь,,

При образ ова тел ь содержит информациои™осуществшютс  запись информационных разные регистры 1, 2 выходы которых соедй-р дов кода в информационный регистр 1, а непьз через коммутаторы 3, 4 со входами зознак корз записьгваетс  в триггер знака комбинационного .}матора 5, Выхо.гы кал-; 14. Импульсы с распределител  и лпуль би- алиониого с% 5матора соединешы с ре-™сов 15 подаютс  на входы коммутаторов Тистром 6 -с плмьь Выходы регистра с;ум-3, 4 и осуществл. е-гс  су.мтфование кодов мы через коммутаторы 7, 8 подкшоченыпз гн.гформадионных регистров 1, 2 в ком к в;х:Ъдам информационных регистров, а раз-злбиналионком с п лматоре 5, а результат по™ р д переполнени  регистра пошслю-ступает в регист1э су:.1мы 6. Затем подалотчей через инвертор 9 к ключу 10 и к гмпульсы на .вх.од коммутатора 8 и на чу 11 непосредственно. Преобразуемый ,.аходы ключей 10, 11. В результате в ин- дополнительный код по шине 12 через ком™формационнь й регистр 1. перезаписываетс  му-татор записи 13 поступает в информа- IQсумма, а значение разр да перенолненгш днонвый регистр 1, а знаковый разр д врегистра 6 выдаетс  на ключи 10, триггер 14 знака. Пр мой и инверсный вы™11 и в зависимос-ти от состо ни  тригге- ходы --григгера знака сое щнен-гы со входамира знака 14 формируетс  выходной имнульс ктоп.ей, третьи входы которых соединены сТакое циклическое сумм1фование осущестс первыми входами юпочей, вторые ЕКОДЫ 45вгшетс на всем интервале преобразовани , которых соединены с распределителем шл™Дл  установки нреобразовател  в pejioa.f пульсов 15. С выходов ключей снимаетс частота-код на нзлевой аход триггера ресигнал ,/частота которого пропорциональналшма 28 подаетс  ртравл ющий импульс ахошюму коду. Преобразуема  частота по27. С .выхода триггера режима 28 на аход шипам 16-19 поступает на синхрониза- зораспределител  импульсов 15 подаетс  нуторы 20 23 входной частоты, вькоды.левой потенциал, при этом управл511ошие la которых через элементы ИЛИ 24, 25 погь--пульсы с распределител  импульсов пок ..71юче51ь.1 ко ш:ода1-л комбинационного сум-ст-зшают на аходы комму-автор о в 7, 8 и iviaix-jpa. По шинам 26 и 27 поступают сиг-3 4., Импульсы положительного приращеналы , устанавливающие режим работы npe--5S11к  дл  первого канала поступают па синхобразовател . Выход триттера режтала 2.8ронизатор влсодной частоты 20 и по JTTсоединен с распределителем импульсов,равл ющему голпульсу с распределител  ко-торый уиравл ет работой схемы от сннх;- ттнултлов 15 через элемент ИЛИ 24 ноступают на вход младшего разр да комбинационного сумматора 5. Импульсы отрицательного пр1фащени  поступают на синхро1шзатор входной частоты 21 и по управд ющему импульсу с распределител  импульсов 15 через элемент ИЛИ 25 поступают на все разр ды комбинационного сумматора 5, т.е. осуществл етс  прибавление дополнительного кода отрицательной единицы. Одновременно с импульсом приращешет (положительным или . отрицателным ) по управл ющему сигналу с распределител  импульсов 15, из регистра 1 через коммутатор 3 на комбинационный сумматор 5 поступает предыдущее значение кода и результат записываетс  в регистр суммы 6. Из регистра суммы по npi-коду импульса из распределител  импульсов 15 на коммутатор 3 результат переписывает с  в левый информационный регистр 1. Затем импульс с распределител  1{мпульсов 15 поступает на синхронизаторы входной частоты 22 и 23. Импульсы положительного приращени  дл  второго канала поступают на синхронизатор входной частоты 22 через элемент ИЛИ 24 на вход младшего разр да комбинационного сумматора 5. Импульсы отрицательного приращени  второго канала поступают на аход синхронизатора входной частоты 23 и по управл ющему импульсу с распределител  импульсов 15 через элемент ИЛИ 26 постзшают на все разр ды комбиншдионно- го Сумматора, т.е. осуществл етс  прибавление дополнительного кода отршлательной един1щы. Одновременно с импульсом приращени  через коммутатор 4 из информационного регистра 2 на комбинационный сумматор 5 поступает предыдущее значение кода и результат попадает в регистр суммы 6. Из регистра суммы 6 при приходе mvinynbca из распределител  импульсов 15 на вход коммутатора 8 результат переписываетс  в информационный регистр 2

Опрос обоих каналов циклически повтор етс . Информацио шые регистры 1 и 2 обнул ютс  при считывании из ннх двоичного кода по щинa ЗО и 31.

Реализащш функций двухканалыюго Счетчика импульсов и преобразовател  кода в частоту, работающего по принципу циклического с -ммировани  преобразуемого кода, на и том же оборудовании позвол ет меньшить аппаратурные за- траты. Использование в преобразователе дополнительного двоичного кода исключает необходимость мащинного преобразовани  пр к1ого кода в дополнительный и до полните/ЦзНого ;ода в пр мой. Формула i 3 о б р е т е н и  

Преобразователь частотьг в код, содержащий распределитель импульсов, первый и второй Bbixotibi которого соединешз с первыми входами первого и второго кo мутаторов соответственно, ко вторьм входам которых подключен выход регистра cj-Tv-fMu, выход первого коммутатора через последовательно соединенные первый информационный регистр и третий коммутато подключены к первому нходу комбинационного сумматора, выход второго коммутатора через последовательно соединенные второй информационный регистр и четвертый коммутатор подключены ко второму комбинацио1шого суг1матора, выход которого соединен со входомрегистра суи мы, третий и четвертый выходом распределител  импульсов подключетш к зоправл  щим входам третьего и четвертого комм статоров, о т л и ч а ю щ и и с   тем, что, с целью расширени  фччгкциональ . ных возможностей в него введены триггеры режима и знака, четьгре синхронизатора , коммутатор записи два ключа, два элемента ИЛИ и инвертор, причем управл ющие входы первого и второго синхронгьзаторов Соединены с п тым выходом распределител  импульсов, шестой выход которого -подключен к управл ющ1Ш входам третьего и четвертого синхронизаторов, выходы первого и третьего синхронизаторов через первый элеь.гант ИЛИ подключены к третьек-уу входу комбинационного сумматора , к четвертому }зхоД5 которого через второй элемент МЛН подключены выходы второго и четвертого синхронизаторов, вькод коммутатх ра записи соештен с уп- ра.ГАЛЯющим входом информационного регистра и входом триггера знака, выходы которого подключены к первым входам ключей , вторые нходы которых соединены с Седьмым выходом распределител  импульсов , к первому которого подключен пр мой вьгход Tpirrepa pax-anvsa, выход разр да перепо/шени  регистра подк .шочен через инвертор к третьему входу первого ключа и непосредствениэ к третьему аходу второго, ключа.

Источники информации, прин ты.е во внимание при экспертизе.

1.Данчеев В. П. Цифро-частотные вычислительные устройства. М., Энерги  1976.

2.Авторское свидетельство СССР № 422105, кл. Н ОЗ К 23/ОО, 1972.

Claims (1)

1. Формула изобретения Преобразователь частоты в код, со держащий распределитель импульсов, первый и второй выходы которого соединены с первыми входами первого и второго коммутаторов соответственно, ко вторым входам которых подключен выход регистра ) суммы, выход первого коммутатора через последовательно соединенные первый информационный регистр и третий коммутатор подключены к первому входу комбинационного сумматора, выход второго коммута- тора через последовательно соединенные второй информационный регистр и четвертый коммутатор подключены ко второму входу комбинационного сумматора, выход которого соединен со входом'регистра суммы,' третий и четвертый выходом распределителя импульсов подключены к управляющим входам третьего и четвертого коммутаторов, отличаюшийс я тем, что, с целью расширения функциональ. ных возможностей в него введены триггеры режима и знака, четыре синхронизатора, коммутатор записи., два ключа, два элемента ИЛИ и инвертор, причем управляющие входы первого и второго синхронизаторов соединены с пятым выходом распределителя импульсов, шестой выход которого подключен к управляющим входам третьего и четвертого синхронизаторов, выходы первого и третьего синхронизаторов через первый элемент- ИЛИ подключены к третьему входу комбинационного сумматора, к четвертому входу которого через второй элемент ИЛИ подключены выходы второго и четвертого синхронизаторов, выход коммутатора записи соединен с управляющим входом информационного регистра и входом триггера знака, выходы которого подключены к первым входам ключей, вторые входы которых соединены с седьмым выходом распределителя импульсов, к первому входу которого подключен прямой выход триггера режима, выход разряда переполнения регистра суммы поде ключей через инвертор к третьему входу первого ключа и непосредственно к третьему входу второго, ключа.