SU993244A1 - Преобразователь двоичного кода в двоично-дес тичный - Google Patents

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении преобразователей в системах управлени  и в устройствгис считывани  rpai-i фической информации.

Известен преобразователь двоичного кода в двоично-дес тичный, содержащий группу элементов И, входа котог лх соединены с инфррмацйонншга входами преобразовател , блок опроса, дес тичный счетчик, состо щий из декад и последовательно соединенных с ними элементов задержки, регистр двоичного кода, шифратсф, группу элементов или, делитель, триггер и элемент И .1 .

Недостаток преобразовател  сосхоит в низком быстродействии, св зан ном с последовательной обработкой двоичных разр дов и -отсутствием учета нулевых значений двоичных разр дов .

Наиболее близким к предлагаемо по технической сущности  вл етс  преобразователь, содержащий группу элементов И, первые входы которых соединены с информационнюш входами преобразовател , блок опроса, первый вход которого сочинен с входом пуска преобразовател , дес тичшлй счетчик , включающий К декад и группу . из (()-ro элемента задержки, причем выходы переполнени  декад кроме К-й соединены с входом соответствующего элемента задержки регистр двоичного кода, шифратор, первую группу элементов ИЛИ, информационные входы которых соединены с выходами

to шифратора, вьссод i-ro элемента задержки соединен с дополнительным входом (i-fl)-ro элемента ИЛИ первой группы, формирователь последовательности икшульсов 2.

15

Недостаток, преобразовател  состоит в относительно низком быстродействии , св занном с использованием дес ти импульсов дл  каждого, цикла шифровани  группы одновременно опра20 шиваемых разр дов двоичного кода.

Цель изобретени  - првьй11ение быстродействи  преобразовател .

Поставленнгш цель; достигаетс  тем, что в преобразователь двоичного ко25 да в дво1|чно-дес тичный, содержащий первую группу элементов И, распределитель импульсов, дес тичный счетчик , включающий К декад « первую группу из {К-1)-го элел4ента задержки.

30

где К - число дес тичных разр дов

преобразуемого кода, регистр двоичного кода, шифратор, первую группу элементов ИЛИ, формирователь последовательности импульсов, тактовый вход которого соединен с тактовым выходом распределител  импульсов, выход сброса которого соединен с тактовым входом регистра двоичного кода и с входом сброса формировател  последовательности импульсов, тактовый выход которого соединен с тактовым входом шифратора информационный вход которого соединен с выходом регистра двоичного кода и с первым информационным входом распределител  импульсов, второй информационный вход которого соединен с вх дом нул  преобразовател , информационные входы которого соединены .с первыми входами элементов И первой группы, перва  группа выходов которой соединена с информационными входами первой декады дес тичного счетчика, а втора  группа выходов соединена с информационными входами регистра двоичного кода, вход опрос шифратора соединен с выходом опроса распределител  импульсов, первый вход которого соединен с вторыми вхдами всех элементов И первой группы и с входом пуска преобразовател , выходы которого  вл ютс  выходами дес тичного счетчика, выходы переполнени  1-декады которого (1 1-К-1 )-й через соответствующие элементы задержки первой группы соединены с первыми входами ( i 1 ) элементов ИЛИ первой группы, остальные входы которых соединены с первой группой выходов шифратора, вхол переключени распределител  импульсов соединен с выходом переполнени  формировател  последовательности импульсов, введены блок управлени , втора  группа элементов И, а дес тичный счетчик выполнен реверсивным и содержит вторую группу элементов задержки, вход 1-го элемента которой соединен с выходом заема 1-й декады дес тичного с,четчика, а выход 1-го элемент задержки второй группы соединен с первым входом ()-го элемента ИЛИ второй группы, остальные входы элементов ИЛИ второй группы соединены соответственно с второй группой выходов шифратора, треть  группа выходов которого соединена с информационным входом блока управлени , тактовый вход которого соединен с тактовым выходом блока опроса, выхо сброса которого соединен с входом сброса блока управлени , вход пуска которого соединен с входом пуска преобразовател , первый установочны и разрешанвдйй выходы блока управлени  соединены соответственно с входами установки в нуль и входакга раз решени  установки всех декад дес тичного счетчика, входы сложени  и вычитани  которого соединены соответственно с выходами первой и второй групп элементов ИЛИ, второй установочный выход блока управлени  соединен с установочным входом шифра тора.

Блок управлени  содержит элемент И-НЕ, элемент И, первый и второй элементы ИЛИ, четыре элемента НЕ, элемент дифференцировани , элемент задержки и триггер, S-вход которого через элемент дифференцировани  соединен с выходом первого элемента ИЛИ, входы которого  вл ютс  информационными входами .блока управлени , первый и второй установочные выходы которого соединены соответственно с выходами второго элемента ИЛИ и элемента И выход которого через элемент задержки соединен с R-входом триггера, выход которого соединен с первым входом элемента И, второй вход которого  вл етс  входом сброса, блок управлени , вход пуска которого чере первый элемент НЕ соединен с первым входом элемента И-НЕ, второй вход которого через второй элемент НЕ соединен с выходом второго элемента ИЛИ, первый вход которого через ключ и третий элемент НЕ соединен с входом нул , второй вход второго элемента ИЛИ  вл етс  тактовыги входом блока управлени , разрешающий выход которого через четвертый элемент НЕ соединен с выходом элемента И-НЕ.

Формирователь последовательностей импульсов содержит дешифратор, группу элементов ИЛИ и- счетчик, включающий два элемента И и три триггера , входы сброса которых соединены с сброса формировател  последовательностей импульсов, тактовый вход которого соединен со счетным входом триггера первого разр да счетчика, первьгм входом первого элемента И и тактовым входом дешифратора , информационные входы которого соединены с выходами счетчика, пр мой и инверсный выходы триггера второго разр да которого соединены соответственно со счетным входом триггера третьего разр да счетчика и вторым входом первого элемента И, третий вход которого соединен с пр мым выходом триггера третьего разр да счетчика,  вл ющегос  выходом переполнени  формировател  последовательности импульсов, информационные выходы которог соединены с выходами элементов ИЛИ группы, выход первого элемента И соединен с управ л ющим входом триггера третьего разр да счетчика, инверсный выход которого соединен с первым входом второго элемента И, второй вход которого соединен с пр мым выходом

триггера первого разр да счетчика, а выход второго элемента И соединён со счетным входом триггера второго разр да счетчика, j-й (j«l-5) выход дешифратора соединен с входами с j-го поп тый элементов ИЛИ группы.

На фиг. 1 представлена блок-схема предлагаемого прео«5раэовател ; на фиг. 2 и 3 - функциональна  схема шифратора; на фиг. 4 - функциональна  схема формировател  последовательности импульсов

Преобразователь двоичного кода в лвоично-десйтичный содержит группу 1 элементов И, входы которых подключены к информационньоч входам 2. преобразовател , распределитель 3 импульсЪв, пoдкJiючeнный к входу 4 пуска преобразовател , шифратор 5, дес тичный счетчик 6, включающий сченые декады 7( -7, первую и вторую группы элементов ((j,) и ( .«) задержки, регистр 10. двоичного , кода, формирователь 11 последовательности импульсов, первую группу 12 элементов ИЛИ (j, вторую группу 14 элементов ИЛИ ,; и блок 16 управлени , содержащий ключ 17 управлени , элементы ИЛИ 18, элемент НЕ 19, элемент И-НЕ 20, элементы НЕ 21-23, элемент ИЛИ 24, элемент 25 Дифференцировани , триггер 26, элемент И 27 и элемент 28, задержки. Шифратор J5 дл  случа  од новременного опроса четырех разр дов регистра 10 двоичного кода (фиг. 2 и 3), содержит элементы И 29-44, первые входы которых подключены к информационному входу М шифратора 5, а вторые/ - к входу опроса U шифратора 5, выходы элементов И 29-44 соединены с соответствующими в ходами элемен тов ИЛИ 45-48, выходца которых соединены соответствующим образом с входами элементов И 49-63, а выходы элементов И 49-63 соединены с входами элементов И 50-63 через элементы НЕ 64-68. Выходы элементов И подключены к выходу .Т шифратора 5. Входы элементов ИЛИ соответствующим образом подключены к выходам элементов И 49-63. Выходы элементов ИЛИ ,4 соответствующим образом соединены с первыми входами элементов И 70 , вторые входы которыхподключены к тактовому входу Д шифратора 5, а третьи - к входу И. опроса шифратора 5. Выходы э,77ементов И И 7 Ксоединены с выходами шифратора.5, подключенными к входам первой группы 12 элементов ИЛИ , . Выходы элементов ИЛИ 71 -71|4% соответствующим образом соединены с первыми вхоДсми элементов И ,,, вторые входи котор лх подключены к тактовому входу л шифратора 5, а третьи - к входу и опроса шифратора 5. Выходы

элементов И + 3 соединены с выходами шифратора 5, подключенными к входам второй группы 14 элементов ИЛИ 15 -15ф; . Входы и , и ;ВЫх6Д шифратора 5 соединены с входами блока 73 формировани  установочного импульса {фиг. 3). Выходы узла 73 формировани  установочного импульса соединены с выходами шифратора 5, подключенными к соответствующим

входам первой группы 12 элементов

ИЛИ 13-1-13,,.

Блок 73 формировани  установочного импульса содержит элементы ИЛИ 74 -V7« k)V элементы И ,

элементы ИЛИ 76 -76 , И 77| -77ц Выходы элементов И 77 -77, подключены к соответствующим входам группы 12 элементов 1ШИ 13„-13.

Формирователь 11 последовательности импульсов (фиг. 4) содержит счетчик 78, коэффициент пересчета которого равен шести, выполненный на триггерах 79-81 и двух элементах И 82 и 83, дешифратор 84,:выполненный на элементах И 85-89 группы, : группу элементов ИЛИ 90-94. Вход сброса счетчика 78 подключен к входу ) сброса формировател  11.

Преобразователь двоичного кода в .

двоично-дес тичный работает следую- i щим образом.

Перед началом работы производитс  начальна  установка всех триггеров преобразовател  в нулевое состо ние

(цепи начальной установки на фиг. 1 не показаны). Установка в нулевое состо ние дес тичного счетчика 6 производитс  сигналом Единица, подаваемым на управл ющие входы V счетных декад 7( -7 , который поступает с выхода Ш блока 16 управлени  при нажатии ключа 17 управлени , на управл ющим входе ю счетных декад 7f -7|, при этом сигнал низкого уровн ..

После начальной установки преобразовател  на выходе б распределител  импульсов по вл етс  сигнал. С выхода Ь которого первый сигнал опроса поступает на вход И шифратора 5.

При поступлении на вход 4 преобразовател  сигнала Пуск, поступающего на первые входы группы 1 элементов И, на вторые входы которых поступают информационные сигналы разр  дов 2-2 двоичного кода, информат ци  трех младших разр дов 2-2 постуйает на установочные входы ts6, fj и Y счетной декады 7 , осталь

ные разр да двоичного кЬда записывеиотс  в регистр 10 двоичного кода. Сигнал Пуск поступает также на вход р блока 16 управлени  и на вход элетлента НЕ 22, с выхода

которого сигнал низкого уровн 

поступает на второй вход элемента И-НЕ 20, на первый вход которого поступает сигнал высокого уровн  с выхода элемента НЕ 19. На выходе элемента И-НЕ 20 по вл етс  сигнал высокого уровн , поступающий на вход элемента НЕ 23. Сигнал низкого уровн  с выхода элемента НЕ 23 поступает на выход блока 16 управлени  и далее на управл ющие входы ю счетных декад 7, -7 . Наличие сигналов низкого уровн  на управл ющих входах у и ю счетных декад , дес тичного реверсивного счетчика 6 позвол ет произвести установку триггеров в состо ни , соответствующие сигналам, поданным на установочные входы о{. , р и У первой счетной декады 7 .

Сигналы с пр мых и инверсных выходов разр дов регистра 10 двоичного кода поступают на входы а- распределител  3 импульсов, в котором производитс  анализ одновременно опрашиваемых, например, четырех разр дов двоичного кода. Если указа нные опрашиваемые разр ды двоичного кода наход тс  в нулевом состо нии, то на выходе -в распределител  3 импульсов по вл етс  сигнал опроса следующих, например, четырех разр дов двоичного кода. Если хот  бы один из опрашиваемых разр дов двоичного кода находитс  в единичном состо нии, то сигнал по вл етс , на выходе t распределител  импульсов и поступает на вход блока 11 формировател  последовательности импульсов и на вход н блока 16 управлени .

Тактовые импульсы с выхода Z- распределител  импульсов поступает на вход г. формировател  11 последовательности импульсов и далее на счетный вход счетчика 78 (фиг. 4 ) и на первые входы элементов И 85- И 89 группы, с помощью которых выдел ютс  все п ть состо ний счетчика 78. Тактовые . импульсы с выходов элементов И 85-89 поступают на входы п ти элементов ИЛИ 90-94. На первый элемент ИЛИ 90 заводитс  первое состо ние счетчика 78, на второй элемент ИЛИ 91 - первое и второе, на третий элемент ИЛИ 92 - первое, второе и третье и т.д., на п тый элемент ИЛИ 94 - все п ть состо ний счетчика 78 Тактовые импульсы с выходов элементов ИЛИ 90-94 поступают на выход Ж формировател  11 последовательности импульсов.

Работа предлагаемого преобразовател  основана на параллельном суммировании в счетных декадах 7 -7 дес тичг.ого реверсивного счетчика б импульсных последов а т бальное те и, которые соответствуют сумме весов одновременно опрашиваемых и имеющих единичное состо ние, например четырех разр дов двоичного кода. Числа 1-5 суммируют обычным путем, а числа 6-9 замен ютс  соответственно на числа-4-1 в шифраторе 5 и подаютс  на вычитающий вход Ксоответствующей декады 7, дес тичного ревер-, сивного счетчика 6, при этом на суммирующий вход К следующей старшей счетной декады подаетс  установочный импульс с выхода блока 73

0 формировани  установочного импульса щи фра тора 5.

Пр мые сигналы разр дов 2 -2 двоичного кода поступают с регистра 10 двоичного кода на вход Л шифра5 тора 5. В предлагаемом преобразователе могут использовать и другие шифраторы, например рассчитанные на одновременное шифрование двух, трех, п ти и более разр дов двоично0 го кода.

С выхода АЛ шифратора 5 сигналы поступают на .вторые входы элементов И 29-44, при этом сигналы с пр мых выходов первых опрашиваемых, напри5 мер, четырех разр дов двоичного кода поступаю на вторые входы элементов И 29, 33, 37 и 41, на первых входах которых уже присутствует сигнал опроса, поступивший с входа и шифратора 5. Сигналы с выходов элементов И 29, 33, 37 и 41 поступают на первые входы элементов ИЛИ 45-48, с выхода которых сигналы поступают на входы элементов И 49-63, с помощью которых, а также с помощью элементов НЕ 64-68, осуществл етс  шифрование опрашиваемых разр дов двоичного кода.

Сигналы с выходов элементов И 49-63.поступают на входы элементов

0 ИЛИ 69 на входы элементов ИЛИ Сигналы с выходов

элементов ЪМ , 7 lj) + , поступают соответственно на , первые входы элементов И 7СЦ

5 и 72i-72;j.. вторые входы которых поступают определенные последовательности ИМПУЛЬСОВ с входа л .шифратора 5, а на третьи - сигнал опроса с входа И шифратора 5. Сигналы с вы0 ходов элементов И 70/ i

И 72,j-72/44 I поступают на выходышифратора 5, с выхода которого сигналы соответственно поступают ни вхо- ды первой и второй групп 12 и 14

5 ИЛИ. Сигналы с выходов элементов И 49-63 шифратора 5 поступают также на выход Т шифратора 5 и далее на информационный вход С блока 16 управлени .

Q На выходах элементов И . шифратора 5 может по витьс  лгоба  последовательность импульсов от одного до п ти, котора  через группу

12 элементов ИЛИ поступает на суммирующий вход счетных декад 7 -7к.

На выходах элементов И .45 может по витьс  люба  последовательность импульсов от одного до четырех котора  через группу 14 элементов ИЛИ поступает на вычитающий вход К счетных декад 7 7|с Перед подачей последовательности импульсов на этот вычитающий вход бЛок 73 шифратора 5 осуществл ет формирование установочного импульса, подаваемого с выходов шифратора 5 на соответствую ющие входы группы 12 элементов 1ШИ, с выходов которых сигнал поступает на суммирующий вход К счетных де кад о

В таблице 1, по сн ющей работу шифратора 5, приведены различные комбинации состо ний четырех одновременно опрашив аемых разр дов 2 - 2 дв оичного кода, призаписи которых в дес тичный реверсивный счетчик 6 используетс  вычитающий вход К счетных декад 7;f-7 и формирование установочного импульса, а также указанц элементы И 49- И 63 шифратора

5, сигналы с выходюв которых нсобхо ДИМЫ дл  формировани  установочного импульса.

Сигналы с выходов элементов И 4963 шифратора 5 (фиг.. 2) поступают на выход м шифратора 5 и далее на информационный вход с блока 16 управлени , с выхода которого сигналы пост упают на входы элемента ИЛИ 24 (фиг. 1), далее сигнал поступает на элемент 25 дифференцировани , где происходит выделение переднего фронта поступающего сигнала, Который устанавливает триггер 26 в единичное состо ние. Сигнал высокого уровн  с пр мого выхода триггера 26 поступает на второй вход элемента И 27 на первый вход которого поступают тактовые импульсы с входа и блока 16 управлени . СигнсШ с выходе элемента И 27 поступает на выход ф блока 16 управлени , а также через элемент 28 задержки на нулевой установочный вход триггера 26.

8 8 8 8

1 О 7

2 4 6

2 2

8

3 1 3

4

6 8 О

4 4

6. 8

О О

7 3

8 4

4 9

1

6 6

1

11 111

И 56 1У

11

111

И 57

1У

И 58

11 1У

640 1 163840

1

72

И 59

11

18432

1У 2 294912

1 11

16 256

И 60

4 5

О

9 3

5

4 6. 8 О

7 2 6

2 6

1 9

8 8 8

1 О 7

2 4 6

2

2

Продолжение таблицы

111

4096 1У 65536

1

11 111

И 61 1У

1

И 62

11 11 1У

Сигнал с выхода блока 16 управлени  поступает далее на вход Л шифратора 5 и на в:код 5 блока 73 формировани  установочного импульса (фиг. 2 и 3).

Сигналы с выходов элементов И 4963 шифратора 5 поступают также на вход t блока 73 формировани  установочного импульса (фиг. 3) и далее на входы элементов ИЛИ (){, с выходов которых сигналы поступают на второй вход элементов И (75 k);i, на первый вход которых поступают сигналы импульсов опроса по входу Ui . Сигналы с выходов элемеН тов И ()i поступают на входы элементов ИЛИ (), , с выходов которых сигналы поступают на вторые входа элемен1Ч в И 77-( -77, на первые входы которых, поступает импульс по входу   блока 73 шифратора 5. На , элементов И формируетс  установочный импуль поступакицИй с выходов шифратора 5 на срответствующие входы группы 12

Продолженц таблицы

элементов IfflH, с.выходов которых сигнал поступает на суммирукиций вход К счетных декад 7i-7i: . Сигнал с

выхода элемента И 27 через элемент 28 задержки (врем  задержки элемента 28 выбираетс , исход  из времени формировани  установочного импульса в блоке 73 шифратора 5)-поступает

на нулевой установочный вход тpи гeра 26, перевод  его в нулевое состо ние . Сигнал низкого уровн  с пр мого выхода -триггера 26 поступает на первый вход элемента И 27, запреща  прохождение тактовых импульсов, поступающих с входа и блока 16 управлени  на второй вход эле54ента И 27.

После окончани  сигнала Пуск

на входе р блока 16 управлени 

(фиг. 1) и соответственно на входе элемента НЕ 22 устанавливаетс  сигнал низкого уровн . Сигнал высокого уровн  с выхода элемента НЕ 22 поступает на второй вход элемента

и-НЕ 20, на первсм входе которого

ио--прсжнему присутствует сигнал виС1ЖОГО уровн . Сигнал низкого уровн  с выхода элемента И-НЕ 20 инвертируетс  элементом НЕ 23 и на выход в блока 16 управлени  поступает сигнал высокого уровн . Наличие сигнала низкого уровн  на выходе ш и высокого уровн  на выходе э блока 16 управлени , поступающих соответственно на управл ющие входы у и И) счетных декад 7f -7 дес тичног реверсивного счетчика 6, определ ет режим счета.

Режим суммирующего счета последовательности импульсов от одного до п ти обеспечиваетс  наличием суммирующих счетных входов К , на которые поступают соответствующие последовательности импульсов с выхода группы 12 элементов ИЛИ.

Режим ВЕлчитающего счета последовательности импульсов от одного .до четырех обеспечиваетс  наличием вычитающих счетных входов к , на которые поступают соответствующие последовательности импульсов с выхода группы 14 элементов ИЛИ.

При переполнении счетных декад TI -7ц перенос из предыдущей счетно декады в последующую осуществл етс с помощью группы элементов задержки, сигналы с выходов которых поступают на дополнительные входы группы 12 элементов ИЛИ.

Импульс заема с выхода счетных декад . передаетс  в старшую счетную декаду с помощью второй группы элементов 9 -9| задержки, сигналы с выходов которых поступают на дополнительные входы вЛрой группы 14 элементов ИЛИ.

Таким образом, в дес тичном реверсивном счетчике 6 после опроса первых, например, четырех разр дов двоичного кода записываетс  число, соответствующее весу одновременно опрашиваемых разр дсз.

Сигнал переполнени  счетчика78 (фиг. 4). поступает на выход в переполнени  формировател  11 и далее на вход переключени  распределител  3 импульсов, после чего (фиг. 1 на выходе в распределител  3 импульсов формируетс  сигнал опроса следующих, например, четырех разр дов 2-2 разр дов двоичного кода.

Сигнал опроса с выхода распределител  3 импульсов поступает на вход U. шифратора 5 и далее на первые входы элементов И 30, 34, 38 и 42, на вторые входы которых уже поступили сигналы с пр мых выходов регистра 10 двоичного кода через вход м шифратора 5.

В дальнейшем работа преобразовател  двоичного кода в двоично-дес тичный происходит аналогично описанному выше.

Процесс преобразовани  двоичного кода в двоично-дес тичный продолжаетс  до тех пор, пока не будут опрошены все разр ды двоичного кода, записанного в регистр 10. Как только произойдет преобразование последних,. например,J четырёх разр дов двоичного кода в двоично-дес тичный, процесс преобразовани  заканчиваетс  и на выходе () распределени  им0 пульсов по вл етс  сигнал сброса.

Сигнал высокого уровн  с выхода (J. распределител  3 импульсов поступает на тактовый вход регистра 10 .двоичного кодами вход сброса форми5 ровател  11 последовательности импульсов , производ  их установку в нулевое состо ние. Сигнал высокого уровн  с выхода д- распределител  импульсов поступает также на вход

0 П блока 16 управлени , в результате чего на выходе m блока 16 управлени  по вл етс  сигнал высокого уровн , поступающий на управл ющий вход У счетных декад 7 -7, дес тич5 ного реверсивного счетчика 6. Сигнал высокого уровн  с выхода элемента ИЛИ 18 инвертируетс  элементом НЕ 19 (фиг. 1), С выхода элемента НЕ 19 сигнал низкого уровн  поступает на ,

вход элемента И-НЕ 20, на выходе

которого по вл етс  сигнал высокого уровн . Сигнал высокого уровЯ  с выхода элемента И-НЕ 20 поступает на вход элемента НЕ 23. С выхода элемента НЕ 23 сигнал низкого уровн  по5 ступает на выход э блока 16 управлени  и далее на управл ющий вход VO счетных декад , наличие сигнала высокого уровн  на управл ющих входах V и низкого - на управл ющих

0 входах го счетных декад дес тичногО ) реверсивного счетчика 6 позвол ет произвести его установку в нулевое состо ние.

Таким образом, преобразователь

5 двоичного кода в двоично-дес тичный подготовлен к приему следующего сигнала Пуск.

Врем  преобразовани  двоичного кода в двоично-дес тичный равно

°Т,--()/{„, О)

где N - количество импульсов опроса;, S - количество групп одновременно опрашиваемых разр дов двоичного кода, имеющих хот  бы один из разр дов в опрашиваемой группе, установленный в единичное состо ние; f.,- частота следовани  тактовых

импульсов.

Количество импульсов опроса определ етс  из выражени 

«-3

M eMtiev

(г)

Q

65 с округлением в большую сторону,

где n - число разр дов преобразуемого двоичного кода; Q - количество одновременно опрашиваемых разр дов двоичного кода.

Дл  практических целей целесообразно воспользоватьс  упрощенным выражением, получаемым из выражени  (1 при условии равенства N.5, определ ющем максимальное -врем  преобразовани  двоичного кода в. двоично-дес тичный

V6N|5

Максимальное врем  преобразовани  двоичного кода в двоично-дес тичный дл  преобразовател  прототипа определ етс  выражением

ауу ох- 1 и

Коэффициент быстродействи предлагаемого преобразовател  двоичного кода в двоично-дес тичный по отношению к преобразователю (2) равен 1,666

- IWOIL I

.

yviQ. I Ч упа

Стоимость предлагаемого преобразовател  двоичного кода в двоично-дес тичный при этом увеличиваетс  не.значительно , примерно на 8-12%, относительно стоимости преобразовател прототипа .

Claims (3)

1. Преобразователь двоичного кода в двоично-дес тичный, содержащий первую группу элементов И, распре-, делитель импульсов, дес тичный счетчик , включающий К декад и первую группу из (К-1)-го элемента задержки где К - число дес тичных разр дов преобразуемого кода, регистр двоичного кода, шифратор, первую группу элементов ИЛИ, формирователь последовательности импульсов, тактовый вход которого соединен с тактовым выходом распределител  импульсов, выход сброса которого соединен с тактовым входом регистра двоичного кода и с входом сброса формировател  последовательности импульсов, тактовый выход которого соединен с тактовым входом шифратора, информационный вход которого соединен с выходом регистра двоичного кода и с первым информационным входом распределител  импульсов, второй информационный, вход которого соединен с входом нул  преобразовател , информационные входы которого соединены с первыми входами элементов И первой группы, перва  1руппа выходов которой соедаиена с информационными входами первой декады дес тичного счетчика, а втора  группа выходов соединена с информационными входами регистра двоичного кода, вход опроса шифратора соединен с выхйдом опроса распределител  импульсов, первый вход которого соединен с вторыми входами всех элементов И первой группы и со входом пуска преобразовател , выхо0 ды которого  вл ютс  выходами 1ес тичного счётчика, выхода переполнени  i-и декады которого (вЛ-К-1)-й через соответствующие элементы задержки первой группы соединены с

5 первыми входами (i 1) элементов ИЛИ первой группы, остальные входаа которых соединены с первой группой выходов шифратора, вход переключени  распределител  импульсов соединен с

0 выходом переполнени  формировател  последовательности импульсов, о тлич ающийс  тем, что, с целью повышени  быстродействи , в-него введены блок управлени , втора  группа

5 элементов И, а дес тичный счетчик выполнен реверсивным и содержит вторую группу элементов задержки, вход i-ro элемента которой соединен с выходом заема i-и декады дес тичного счетчика , а выход }-го элемента задержки

0 второй группы соединен с первым входом (i f1)-го элемента ИЛИ второй группы, остальные входы элементов ИЛИ второй группы соединены соответственно с второй группой выходов

шифратора, треть  группа выходов

которого соединена с информационным входом блока управлени , тактовый вход которого соединен с тактовым выходом блока опроса, выход сброса

0 которого соединен с входом сброса

блока управлени , вход пуска которого соединен с входом пуска преобразовател , первый установочный и разреша- ющий выходам блока управлени  соеди5 нены соответственно с входами установки э нуль и входами разрешени  установки всех декад дес тичного счетчика, входы сложени  и вычитани  которого соединены соответственно с

0 выходами первой и второй групп элементов ИЛИ, второй установочный выход блока управлени  соединен с усгтановочным входом шифратора.

2. Преобразователь по п. 1., о т55

личающийс  тем, что в , нем блок управлени  содержит элемент И-НЕ, элемент И, первый и второй элементы ИЛИ, чечыре элемента НЕ, элемент дифференцировани , элемент .

60 задержки и триггер, S-вход которого через элемент дифференцировани  соединен с выходом первого элемента ИЛИ. входы которого  вл ютс  информационными входами блока управлени , пер65 вый и второй установочные выходы которого соединены соответственно с выходами второго элемента ИЛИ и элемента И, выход которого через элемент задержки соединен с R-входом триггера, выход которого соединен с первым входом элемента И, второй вход которого  вл етс  входом сброcia , блок управлени , пуска которого через первый элемент НЕ соедннен с первым входом элемента И-НЕ, второй вход которого через второй элемент НЕ соединен с выходом второго элемента ИЛИ, первый вход которого через ключ и третий элемент НЕ соединен с входом нул , второй вход второго элемента ИЛИ  вл етс  тактовым входом блока управлени , разрушающий выход которого через четвёртый элемент НЕ соединен с выходом элемента И-НЕ.

3. Преобразователь по п. 1 и 2, о тл-и чающийс  тем, что в нем формирователь последовательностей импульсов содержит дешифратор, группу элементов ИЛИ и счетчик, включающий два элемента И, три триггера, входы сброса которых соединены с входом сброса формировател  последовательностей импульсов, тактовый вход которого соединен со счетным входом .триггера первого разр да счет чика, первым входом первого элемента И и тактовым входом дешифратора, информационные входы которого соедийены с выходами счетчика. Пр мой и инверсный выходы триггера второго разр да которого соединены соответственно со счетным входом триггера третьего разр да счетчика и вторым входом первого элемента И, третий вход которого (Соединен с пр мым выходом триггера третьего разр да счетчика,  вл ющегос  выходом переполнени  формировател  последовательности импульсов, информационные выхЬды которого соединены с выходами элементов ИЛИ группы, выход первого элемента И соединен с управл ющим входсм триггера третьего разр да

счетчика, инверсный выход которого, соединен о первым входом второго элементаИ, второй вход которого соединен с пр мым выходом триггера первого разр да счетчика, а выход

второго элемента И соединен счетным входом триггера второго разр да , счетчика, j-й (J«1-5) выход дешифратора соединен с входами с J-ro по п тый элементов ИЛИ группы.

Источники информации, прин тые во внимание при экспертизе

1.Авторское свидетельство СССР по за вке 2671465/24,

кл. G06F 5/02, 1978.

2.Авторское свидетельство СССР по за вке 3210089/24,

кл. G06f 5/02, 1980.

tf2. У

%г1

Фиг.