SU1441388A1

SU1441388A1 - Устройство дл делени чисел

Info

Publication number: SU1441388A1
Application number: SU874216998A
Authority: SU
Inventors: Эдуард Гарегинович Андреасян; Альберт Геворкович Арутюнян
Original assignee: Предприятие П/Я А-7390
Priority date: 1987-03-31
Filing date: 1987-03-31
Publication date: 1988-11-30

Abstract

Изобретение относитс к вычислительной Технике и может быть использовано в арифметических устройствах ЭВМ. Цель изобретени - расширение функциональных возможностей за счет делени чисел переменного формата. Поставленна цель достигаетс тем, что устройство дл делени чисел, содержащее сумматор 2 делител , регистры 4, 5 делимого, регистры 6, 7 делител , вычитатели 10- 12,коммутатор 14,шифратор 15 цифр частного и накапливающий регистр 16,содержит мультиплексор 3 делител ,мультиплексор 8 делител , формирователь 9 переноса и коммутатор 13 с соответствующими св з ми. 4 ил., 1 табл.

Description

Изобретение относитс к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ,

Целью изобретени вл етс расширение функциональных возможностей за счет делени чисел переменного формата.

На фиг. 1 представлена схема устройства дл делени чисел;на фиг.2 - пример реализации шифратора цифр частного; на фиг. 3 - пример реализации формировател переноса (дл 32-х разр дов чисел) на фиг. 4 - временные диаграммы работы устройства .

Устройство (фиг. 1) содержит информационный вход 1 устройства, сумматор 2 делител , мультиплексор 3 делител , первый 4 и второй 5 регистры делимого, первый 6 и второй 7 регистры делител , мультиплексор 8 делимого , формирователь 9 переноса.

ратора 15 соединен с входом установки в О триггера 43, счетный вход которого соединен с вторым входом синхронизации шифратора 15, первый вход синхронизации которого соединен с входом разрешени приема триггера 49, выход которого соединен с вторым входом элемента И 46, выход которого

соединен с первым входом элемента ИЛИ 47, второй вход которого соединен с выходом элемента И 45, второй вход которого соединен с входом второго разр да ши|)ратора 15 и через элемент НЕ 48 -с вторым входом элемента И 50, третий вход и выход кото- рого соединены соответственно с входом третьего разр да шифратора 15 и с первым входом элемента ИЛИ 51, второй вход и выход которого соединены соответственно с входом первого разр да шифратора 15 и с информационным входом триггера 49, выход триггера 43 соедиен с вторым входом элемента

первый 10, второй 11, третий 12 вычи- 25 ИЛИ 44, выход которо1 о вл етс выхо

татели, второй коммутатор 13, первый коммутатор 14, шифратор 15 цифр частного, накапливающий регистр 16, , выход 17 сумматора 2 делител , выходы 18 и 19 соответственно старших и младших разр дов регистра 4 делимого выходы 20 и 21 соответственно старших и младших разр дов регистра 5 делимого, выходы 22-24 переноса соответственно вычитателей 10-12, выход 25 признаков возникновени и распространени переноса вычитател 12, выходы 26-28 разности соответственно вычитателей 10-12, выход 29 старшего разр да вычитателей 12, выходы 30 и 31 шифратора 15 цифр частного , выход 32 устройства, с первого по п тый входы 33-37 устройства, вхо 39 задани режима устройства, второй вход 40 синхронизации устройства, шестой тактовый вход 41 устройства, первый вход 38 синхронизации устройства .

Шифратор 15 цифр частного (фиг.2) содержит элемент НЕ 42, триггер 43, элемент ИЛИ 44, элементы И 45 и 46, элемент ИЛИ 47, элемент НЕ 48, триггер 49, элемент И 50, элемент ИЛИ 51, причем вход задани режима шифратора 15 соединен с входом разрешени триггера 43, с первым входом элемен та И 46 и через элемент НЕ 42 с первыми входами элемента ИЛИ .44 и элементов И 50 и 45, вход сброса шиф

5

0

дом готовности шифратора 15, вых9ДЫ элементов ИЛИ 47 и 51 вл ютс информационным выходом шифратора 15.

Формирователь 9 переноса (фиг.З) 0 содержит элемент И-ИЛИ 52, причем вход разрешени формировател 9 соединен с инверсным входом первой группы элемента И-ИЛИ 52, вход второй группы, первый и второй входы третьей и четвертой групп которого вл ютс информационным входом формировател 9..

Числами 1, 2, ..;, К на верхней части диаграммы (фиг, 4) обозначены номера циклов. Слева от диаграммы по вертикали приведены номера сигналов в соответствии с юс номерами на фиг. 1. На диаграмме не приведен сигнал 39 задани режима работы устройства , так как он имеет значение

5

0

посто нного о .в режиме делени коротких чисел и посто нной 1 в режиме делени длинных чисел. Низкий уровень сигналов соответствует состо нию 1, выполн ющей соответст- вунлцую функцию.

Диаграмма работы устройства в режиме делени коротких чисел не от- личаетс от диаграммы работы устройства в режиме делени длинных чисел благодар возможности приема в регистры делимого и делител в произвольной последовательности.

14Д1338

Формирователь 9 rrepenoca произво-, ит либо объединение вычитателей 10 11 в общий вычитатель, либо разъеинение указанных вычитателей. В бщем случае значение выходного игнала формировател 9 имеет вид

на та чи чи

ст се бо но ва ос те 5 но де че те би че ус 1 .ющ в 25 4но мо 34 в 30 ны че ли си ще ре сл си МО с в ше ги в р

G

li)

+ Т

(О

(с; Чт

- признак, определ ющий режим работы (в объединенном режиме значение Р равно О

10

разъединенном

1. 1 «

равно режиме Р равно

- передаточные функции первого вычитател

передаточные функции второ- 20 го вычитател .

5 25 30

Шифратор цифр частного и коммутаторы 13 и 14 выполн ют действи , при веденные в таблице.

В первой колонке приведено значение сигнала режима работы устройства в следующих трех колонках - значени переноса вычитателей 10-12, передающихс по выходам 22-24. В Следующи с четырех колонках приведены значени выходов коммутаторов 13 и 14 и значени двух битов частного на вьпсоде 31 за один цикл вычитани , Знаком ){ в таблице обозначены значени вычитателей 11 и 12, не вли ющих на значение частного, а знаком - обозначено значение вькода 31, не определ емое значением переносов вычитателей. В таблице не приведены невозможные комбинации переносов на выходах 22-24. Обозначени РГ4 СДВ2, выход 28 СДВ2 означают, что содер- жимое регистра 4 и информаци , передаваема по выходу 28, сдвигаетс влево на 2 бита в коммутаторах 13 и 14. Таким же образом остальные обозначени выражают сдвиг влево на один или два бита информации соответствующего регистра или выхода в коммутаторах 13 и 14. При передачах со сдвигом в коммутаторах 13 и 14 на место освободившихс разр дов вдвигаютс значени соответственно с выходов 20 и 18 регистров 5 и 4 делимо г о.

Устройство работает следующим обт разом.

, .

10

о

20

г

В зависимости от значени сигнала на входе 39 устройство может работать либо в режиме делени коротких чисел, либо в режиме делени длинных чисел.

Вначале рассмотрим работу устройства в режиме делени коротких чисел , когда делимое представл ет собой двойное слого, а делитель - одно слово. Принцип работы -устройства в режиме делени коротких чисел основан на применении трех вычитателей , в которых осуществл етс од- 5 новременное вычитание трех кратных делител из делимого. На основе полу ченных значений переносов из вычитателей определ етс значение двух битов частного и промежуточное значение делимого. Загрузка данных в устройство осуществл етс через вход 1 под управлением сигналов, поступа- .ющих с входов 34-37. Данные шириной в одно слово поступают на, регистры 25 47 делимого и делител в произвольной последовательности, определ емой значени ми сигналов на вхрдах 34-37. 1 на каком-либо входе 34-37 вл етс разрешением дл приема дан- 30 ных в соответствующий регистр. Причем дл приема данных в регистры делимого дополнительно устанавливаетс сигнал приема на входе 33, управл ющем направлением приема данных в регистры делимого. После приема двух слов делимого мен ютс пол рности сигнала на входе 33 и регистры дели МОго настраиваютс на прием данных с выходов коммутаторов 13 и 14. Старшее слово делимого помещаетс в регистр 5 делимого, а младшее слово - в регистр 4 делимого.

Делитель в регистр 7 делител поступает непосредственно с входа 1 устройства , а трехкратное значение делител поступает на регистр 6 делител с выхода сумматора 2 делител через .мультиплексор 3 делител . Формирование трехкратного значени делител осуществл етс в сумматоре 2. На первый вход сумматора 2 делитель поступает без изменени , а на второй вход - со сдвигом на один,бит влево, i На выходе сумматора 2 формируетс , трехкратное значение делител благодар сложению делител к его двухкратному значению. В режиме -делени коротких чисел трехкратное значение делител с выхода сумматора 2 через

35

40

50

55

мультиплексор 3 поступает на регистр 6 делител .

. Сигнал О на входе 39 соответствует режиму делени коротких чисел, который настраивает мультиплексор 8 на передачу на вход уменьшаемого вы- читател tO выхода 21 регистра 5 делимого и запирает формирователь 9 переноса, тем самым устанавливаетс разъединенный режим работы вычитате- лей 10 и 12, когда запрещаетс передача переноса с выхода вычитател 12 через схему передачи переноса на младший бит вычитател 10. Сигнал режима работы устройства на входе 39 устанавливает также соответствующий режим работы коммутаторов 13 и 14 и шифратора 15 цифр частного.

После того как загружены регистры делимого и делител , начинаетс циклический процесс вычитани трех кратных делител из старшей части делимого в вычитател х 10-12, В вы- читателе 12 выполн етс вычитание из старшей части делимого значени делител , в вычитателе 11 - вычитани двухкратного значени делител , в вычитателе 10 - вычитание трехкратного значени делител .

Старша часть делимого на входы уменьшаемого вычитателей 11 и 12 поступает непосредственно с выхода 21 регистра 5 делимого, а на вход уменьшаемого вычитател 10 - через мультиплексор 8. На вход вычитаемого вычитател 12 делитель поступает с выхода регистра 7 делител без преобразовани , а на вход вычитаемого вычитател 11 поступает двухкратное значение делител . Удвоение значени делител осуществл етс путем коммутации выхода регистра 7 делител с входом вычитател 11 со сдвигом на один бит влево. На вход вычитаемого вычитател 10 трехкратное значение делител поступает с выхода регистра 6 делител .

Образовавшиес разности в результате вычитани трех кратных делител из старшей части делимого с выходов 26-28 вычитателей 10-12 поступают на информационные входы коммутатора 14, ла управл ющие входы которого поступают переносы с выходов 22-24 вычитателей 10-12. Разность с выхода 26 и перенос с выхода 22 вычитател 10 поступают также на .информационный и

0

управл ющий входы коммутатора 13, на другой информационный вход которого поступает младша часть делимого с выхода 19 регистра 4 делимого. На информационный вход коммутатора 14 поступает старша часть делимого с выхода 21 регистра 5 делимого. Переносы с выходов 22-24 вычитателей 10- 12 поступают также на входы разр дов шифратора 15,

В коммутаторе 14 в режиме делени коротких чисел на основе полученной комбинации значений переносов из

g трех вычитателей осзпцествл етс выбор одного из значений разностей с выходов трех вычитателей и старшей части делимого, сдвиг на два бита влево выбранного значени чиспа и передача его на вход регистра 5 делимого (см. таблицу).

Отсутствие переносов из всех вычитателей вл етс признаком того, что старша часть делимого меньше

5 делител и она должна быть сдвинута влево дл нового цикла вычитани . В этом случае через коммутатор 14 передаетс выход 21 регистра 5 делимого со сдвигом влево на два бита, а значение очередных двух битов частного устанавливаетс в О, При наличии переноса только из третьего вычитател старша часть больше делител , но меньше его двухкратного значени , В этом случае через коммутатор 14 передаетс выход 28 вычитател 12 со сдвигом на два бита влево и значение двух битов частного устанавливаетс 01. При наличии переносов только из вычитателей 11 и 12 старша часть делимого больше двухкратного значени делител , но меньше его трехкратного значени . В этом случае через коммутатор 14 передаетс выход 27 вычитател 11 со сдвигом на два бита влево и значение битов частного устанавливаетс 10, Таким же образом при наличии переносов из всех вычитателей через коммутатор 14 передаетс выход 26 вычитател 10 со сдвигом на два бита влево и значение битов частного устанавливаетс 11.

При сдвинутой передаче информации через коммутатор 14 освободившиес два младших бита заполн ютс старшими двум битами слова делимого, которые поступают с выхода 18 регистра 4 делимого.

0

5

0

5

0

5

Р коь(мутаторе 1 в делени коротких чисел выполн етс только сдвинута влево на два бита передача младшего слова делимого. Младшие два бита коммутатора 13 при сдвиге заполн ютс нул ми.

В конце цикла вычитани на выходах коммутаторов 13 и 14 формируетс значение промежуточного делимого, старшее слово которого представл ет , собой сдвинутое на два бита влево старшее слово делимог о или результат вычитани в вычитател х 10-12 с приставленными справа двум старшими битами мпадшего слова делимого, а младшее слово представл ет собой сдвинутое влево на два бита младшее слово делимого с заполненными нул ми при сдвиге влево младшими битами. Старшее слово промежуточного делимог с выхода коммутатора 14 передаетс на регистр 5 делимого, а мла;йпее слово с выхода коммутатора 13 передаетс на регистр 4 делимого. После этого цикл вычитани повтор етс .

В режиме делени коротких чисел сигнал 1 на входе 39 настраивает шифратор 15 на выработку в каждом цикле двух битов частного на выходах элементов ИЛИ 47 и 51, а на выходе элемента ИЛИ 44 обеспечивает наличие посто нного сигнала 1.

В зависимости от полученной комбинации значений переносов в результате вычитани в трех вычитател х в каждом цикле параллельно с формиро- ванием значени промежуточного делимого согласно таблице вырабатьшаетс два бита частного, которые с выхода 31 поступают на входы младших двух битов накапливающего регистра 16. Выход 30 поступает на вход разрешени приема и сдвига информации в накапливающий регистр 16. Посто нный сигнал 1 выхода 30 дает возможность в каждом цикле работы устройства прин ть два бита частного в младшие бита накапливающего регистра и сдвигать влево на два бита его содержимое. Это дает возможность по мере генерации битов частного накапливать их в накапливающем регистре.

Сдвиг и накапливание частного в накапливающем регистре 16 происходит параллельно с передачей промежуточного делимого с выходов коммутаторов 13 и 14 на регистры 4 и 5 делимого.

5

0

Это обеспечиваетс сигналом, поступающим с входа 38 на входы синхронизации двухтактньпс триггеров, на которых реализованы регистры 4 и 5 делимого и накапливаюр1ий регистр 16,

Исходное состо ние накапливающего регистра нулевое, что обеспечиваетс сигналом сброса, поступающим с входа 41. Затем в первом цикле в младшие биты накапливающего регистра принимаютс два бита частного, а в регистры делимого принимаетс новое значение промежуточного делимого. В сле- 5 дующем цикле эти два бита частного сдвигаютс в накапливаклцем регистре и на их место принимаютс новые би- . ты частного, а в регистры делимого принимаетс очередное значение про- Q межуточного делимого. Процесс вычитани повтор етс до тех пор, пока в накапливающем регистре не будет накоплено полное значение частного. После завершени делени регистр 4 5 делимого заполн етс нул ми, в регистре 5 находитс остаток от делени , а в регистре 16 находитс частное.

- Рассмотрим работу устройства в . 0 режиме делени длинных чисел, когда делимое и делитель представл ют собой двойные слова.

Работа устройства в режиме делени длинных чисел основана на применении двух вычитателей в качестве одного объединенного вычитател дл вьгаита- ни чисел двойной длины. Дл объеди- .йени использованы вычитатели 10 и 12, Объединение вычитателей осуществл етс с помощью формировател 9 переноса. На информационный вход формировател 9 переноса с выходов 25 поступают передаточные функции вычитател 12. На основе этих передаточных функций в формирователе 9 переноса реализуетс функци переноса из вычитател 12, который поступает на вход вычитател 10 в качестве входного переноса, тем самым объедин вычитатели 10 и 12.

В объединенном вычитателе производитс вычитание чисел, расположенных в регистрах делимого 4 и 5 и делител 6 и 7, причем в режиме делени длинных чисел старшее слово делимого помещаетс в регистр 4, а младшее слово - в регистр 5. В этом режиме выход сумматора 2 делител блокирован сигналом режима работы на входе

5

0

5

0

5

накапливающий регистр и сдвиг его содержимого происходит через каждый цикл. Такой режим работы накапливающего регистра обеспечиваетс переменным значением сигнала на выходе 30, управл ющего приемом информации в накапливающий регистр. В режиме делени длинных чисе л значение сигнала на выходе 30 соответствует состо нию триггера 43, исходное состо ние которого нулевое. Сброс триггера 43 в первом цикле обеспечивает сигнал сброса на входе 41. Нулевое состо 39 и через мультиплексор 3 ст аршее слово делител помещаетс в регистр 6 делител . Младшее слово делител помещаетс в регистр 7 делител .

Старшее слово делимого с выхода 19 регистра 4 делимого через мультиплексор 8 поступает на вход уменьщае- мого вычитател 10, на вход вычитаемого которого с выхода регистра 6 поступает старщее слово делител .

Младшее слово делимого и делител с выходов регистров 5 и 7 поступает на входы вычитател 12,

В объединенном вычитателе из двои- ig ие триггера 43 и соответствующий ного слова делимого вычитаетс двои- этому состо нию О на выходе 30 зап- ное слово делител . Результат вычи- рещает прием информации .в накапли- тани с вьгходов 26 и 28 объединенно- вающий регистр. В конце цикла парал10

го вычитател поступает на коммутаторы 13 и 14 соответственно, на кото - рые поступают также старщее и младшее слова делимого с выходов регистров 4 и 5 делимого. При наличии переноса на выходе 22 объединенного вычитател старша часть результата вычитани со сдвигом на один бит влево передаетс на выход коммутатора 13, а младша часть также со сдвигом на один бит влево передаетс на вы- ,ход коммутатора 14. При отсутствии переноса на выходы коммутаторов 13 и 14 со сдвигом на один бит влево передаютс соответственно старшее и младшее слова делимого. При передаче со сдвигом на один бит влево информации в коммутаторе 13 на место младшего бита передаетс старший бит младшего слова делимого с выхода 20 регистра 5 при отсутствии переноса или старший бит результата вычитани с выхода 29 вычитат ел 12 при наличии переноса. При сдвиге информации в -коммутаторе 14 на место младшего бита поступает О. Сформированное значение промежуточного делимого с выходов коммутаторов 13 и 14 передаетс соответственно на регистры 4 и 5 делимого и цикл вычитани повтор етс .

Параллельно с формированием промежуточного делимого в шифраторе 15 формируетс один бит частного, значение которого совпадает со значением переноса на выходе 22 объединенного вычитател (см. фиг. 2). Сфор- мированньй бит частного в первом цикле не принимаетс в накапливающий регистр, так как в режиме делени длинных, чисел прием информации в

44138810

накапливающий регистр и сдвиг его содержимого происходит через каждый цикл. Такой режим работы накапливающего регистра обеспечиваетс переменным значением сигнала на выходе 30, управл ющего приемом информации в накапливающий регистр. В режиме делени длинных чисе л значение сигнала на выходе 30 соответствует состо нию триггера 43, исходное состо ние которого нулевое. Сброс триггера 43 в первом цикле обеспечивает сигнал сброса на входе 41. Нулевое состо

10

0

5

лельно с приемом нового значени промежуточного делимого в редкиетры делимого первый бит частного с выхода элемента ИЛИ 51 передаетс в триггер 49, значение которого через элементы И 46 и ИЛИ 47 передаетс на

5 разр д выхода 31. В следующем цикле снимаетс сигнал сброса и второй сигнал, поступающий по входу 40, устанавливает в 1 триггер 43, по вл етс сигнал 1 на выходе 30 и

Q разрешаетс прием информации в накапливающий регистр. В конце цикла на выходе элемента ИЛИ 51 по вл етс второй бит частного и два бита частного с выхода 31 принимаютс , в млад- шие биты накапливаклцего регистра. Одновременно содерлдамое накапливающего регистра сдвигаетс влево на два бита, а в регистры делимого принимаетс новое значение промежуточного частного. Второй сигнал, синхронизирующий работу триггера 43, опережает первый сигнал, синхронизирующий регистры делимого и делител , накапливающий регистр и триггер 49, и выбран с таким расчетом, чтобы к моменту , когда на выходе 31 сформированы очередные биты частного, был вьфабо- тан сигнал приема в накапливающий регистр. В дальнейшем в каждом цикле триггер 43 перебрасываетс , причем в каждом неразрешенном цикле очеред ной бит частного запоминаетс в двухкратном триггере А9, а в разрешенном цикле пара битов частного, образованна предьщущим битом частного на выходе элемента ИЛИ А7 и новым битом на выходе элемента ИЛИ 51, принимаетс в младшие биты накапливающего регистра, одновременно сдвигаетс

5

0

предыдущее значение накаплива да1его регистра. После завершени делени в накапливающем регистре находитс двойное слово частного, а в регистрах делимого - двойное слово остатка

Изобретение позвол ет повысить быстродействие устройства.

Claims

Формула изобретени

Устройство дл делени чисел, содержащее сумматор делител , первый и второй регистры делимого, первый и второй регистры делител , первый, второй и третий вычитатели, первый коммутатор, шифратор гщфр частного и накопительный регистр, причем информационный вход устройства соединен с первыми информационными входами первого и второго регистров делимого и с информационным входом второго регистра делител , входы задани направлени приема первого и второго регистров делимого объединены и соединены с первым .тактовым входом устройства, тактовые входы с второго по п тый которого соединены с входами разрешени приема соответственно второго и первого регистров делител второго и первого регистров делимого выход младших разр дов второго регистра делимого соединен ic входами уменьшаемых второго и третьего вычи- тателей, выходы разности вычитателей с первого по третий соединены соответственно с информационными входами с первого по третий первого коммутатора , выход которого соединен с вторым информационным входом второго регистра делимого, выходы переноса вычитателей с первого по третий соединены соответственно с первым, вто- рым и третьим управл ющими входами первого коммутатора и с входами соответствующих разр дов шифратора цифр частного, информационный выход которого соединен с входом младших разр дов накапливающего регистра, вход сброса и вход синхронизации которого соединены соответственно с шестым тактовым входом устройства и с первым входом синхронизации устройства , выход которого соединен с выходом накапливающего регистра, пер1- вый синхронизации устройства соединен с входами синхронизации первого и второго регистров делимого.

первого и второго регистров делител ,

о-тличаюп;ее с

тем.

0

5

0

5

0

5

0

5

0

5

что, с целью расширени функциональных возможностей за счет делени чисел переменного формата, оно содержит мультиплексор делител , мультиплексор делимого, формирователь переноса и второй коммутатор, причем информационный вход устройства соединен пр мо с первым информационным входом мультиплексора делител , с входом первого слагаемого сумматора делител и со сдвигом на один разр д в сторону старших разр дов - с входом второго слагаемого сумматора делител , выход которого соединен с вторым информационным входом мультиплексора делител , выход которого соединен с информационным входом первого регистра делител , выход которого соединен с входом вычитаемого первого вычитател , вход уменьшаемого которого соединен с выходом мультиплексора делимого, первый информационный вход которого соединен с первым информационным входом второго коммутатора и с выходом младших разр дов первого регистра делимого, выход старших разр дов которого соединен с четвертым информационным входом первого коммутатора, п тый информационный вход которого соединен с вторым информационным входом мультиплексора делимого и с выходом младших разр дов второго регистра делимого, выход старшего разр да которого соединен с вторым информационным входом второго коммутатора, третий и четвертый информационные входы которого соединены соответственно с выходом разности первого вычитател и с выходом старшего разр да третьего вычи- тател , выход признаков возникновени и распространени переноса которого соединен с информационным входом формировател переноса, выход которого соединен с входом переноса первого вычитател , выход переноса которого соединен с первым управл ющим входом второго коммутатора, вы- ход которого соединен с вторым информационным входом первого регистра делимого, выход второго регистра делител соединен пр мо с входом вычитаемого третьего вычитател и со сдвигом на один разр д в сторону старших разр дов - с входом вычитаемого второго вычитател , вход задани

П144

режима устройства соединен с управл ющими входами мультиплексоров делимого и делител , с входом разрешени формировател переноса, с вторым ущ)авл юи}им входом второго коммутатора , с четвертым управл ющим входом первого коммутатора и с входом зада - ни режима шифратора цифр частного.

13881

выход готовности которого соединен с входом разрешени накапливающего регистра, первый и второй входы синхронизации и шестой тактовый вход устройства соединены соответственно с первым и вторым входами синхронизации и входом сброса шифратора цифр частного.

U I . I

2 i

Т

17 I f I J

JL

X

2 i

Фие.

Ц)игЛ