SU1688239A1 - Устройство дл делени дес тичных чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  быстрого делени  дес тичных чисел. Цель изобретени  сокращение аппаратурных затрат на реализацию устройства. Устройство содержит регистры 1-3 делимого, делител  и частного, блок k формировани  кратных делител , сумматор 5, п ть вычитателей 6-10, первый коммутатор 11, блок 13 формировани  цифры частного и нововведенный второй коммутатор 12. 2 ил., 1 табл. 5 (Л

Description

18131011U

/3 Ггз

о оо оо го

ОЭ

со

Фиг /

#

Изобретение относитс  к вычислительной технике и может быть использовано в высокопроизводительных машинах, выполн ющих операцию дес - тичной арифметики.

Цель изобретени  - сокращение аппаратурных затрат устройства.

На фиг. 1 приведена структурна  схема устройства дл  делени  дес - тичных чисел; на фиг. 2 - функциональна  схема блока формировани  цифры частного.

Устройство дл  делени  дес тичных чисел содержит регистры 1, 2 и 3 де- лител , делимого и частного соответственно , блок Формировани  кратных делител , сумматор 5, вычитате- ли 6-10 с первого по п тый соответственно , первый коммутатор 11, вто- рой коммутатор 12, блок 13 формировани  цифры частного, управл ющий вход устройства, выходы 15-17 соответственно двукратного, четырехкратного и восьмикратного делителей блока 1+, выходы 18-22 знаковых разр дов вычитателей 6-10 соответственно , выходы 23-25 с первого по третий блока 13 (на выходе 23 формируетс  дес тична  цифра частного, на выхо- дах и 25 формируютс  сигналы, уп- равл юшие работой коммутаторов 11 и 12).

Блок 13 формировани  цифры частного содержит элементы НЕ 261-265, элементы И 2/,-27} и элементы ИЛИ .

Рассмотрим функциональное назначние и реализацию узлов и блоков устройства . Предполагаетс , что делимое X и делитель Y правильные нормализованные положительные дроби, т.е. что 1 / 10 X , Y с 1 .

Регистр 1 делител  предназначен дл  хранени  делител . Он может быть построен на двухтактных синхронных DV-триггерах, запись информации, в которые производитс  по синхроимпульсу при наличии разрешающего потенциала на их V-входах. Цепи синхрони- зации всех регистров устройства с целью упрощени  на фиг.1 не показаны . Входы синхронизации всех элементов пам ти регистров объединены и соединены с входом синхронизации уст ройства.

Регистр 2 делимого предназначен дл  хранени  делимого. В процессе выполнени  делени  в регистре 2 хра

нитс  остаток. Он также может быть построен на двухтактных синхронных DV-триггерах.

Регистр 3 частного предназначен дл  хранени  частного, В процессе выполнени  делени  в нем осуществл етс сдвиг на одну дес тичную цифру в сторону старших разр дов. Он может быть построен на двухтактных синхронных DV-триггерах.

Блок k предназначен дл  формировани  двукратного (выход 15), четырехкратного (выход 16) и восьмикратного (выход 17) делителей. Эти кратные в двоичной системе счислени  могут быть получены простым сдвигом информации соответственно на один, два и три двоичных разр да в сторону старших разр дов. В дес тичной системе счислени  может быть использована така  же процедура сдвига за исключением того, что если удвоенна  цифра равна или больше дес ти,то требуетс  сформировать дес тичный перенос и выполнить коррекциию +6. Блок k может быть выполнен так же, как и в устройстве прототипа, т.е. на трех последовательно соединенных узлах удооени .

Сумматор 5 формирует значение Y+2Y 3V, а вычитатели 6-10 предназначены дл  формировани  разностей согласно таблице.

35

Вычитатель

Значение на выходе

х -значение результата, получаемого на выходе коммутатора 12.

Сумматор 5 и вычитатели 6-10 могут быть построены любым известным способом.

Второй коммутатор 12 осуществл ет выборку или делимого, или одной из разностей, сформированных на выходах вычитателей 6 и 7- Каждый разр д коммутатора 12 может быть реализован на одном логическом элементе 2 И - 3 ИЛИ.

Первый коммутатор 11 передает на свой выход или результат, сформированный на выходе коммутатора 12, или одну из разностей, полученных

на выходах вычитагелей 8-10. Каждый разр д коммутатора 11 может быть реализован на одном логическом элементе 2И - 4ИЛИ.

Блок 13 по знакам вычисленных в устройстве разностей формирует на выходе 23 цифру частного, а также управл ет работой коммутаторов 11 и 12. k

Пусть УС - управл ющий сигнал, разрешающий второму коммутатору 12 выборку результата, сформированного на выходе узла с пор дковым номером i на фиг. 1; УГ, - управл ющий сигнал , разрешающий первому коммутатору 11 выборку результата, сформированного на выходе узла с пор дковым номером i на фиг.1; .7 .- двоичные разр ды дес тичной цифры частного в коде PJ - значение знакового разр да вымитател  с пор дковым номером j (предполагаете, что значение знакового разр да равно нулю, если разность положительна , в противном случае оно равно единице ) . Тогда система логических уравнений, описывающа  функционирование блока 13 Формировани  цифры частного, может иметь вил:

На фиг. 2 изображена функциональна  схема блока 13 формировани  цифры частного, реализованна  по указанным логическим выражени м.

Блок содержит элементы НЕ 2б элементы И и элементы ИЛИ 28,, 284.

Устройство дл  делени  дес тичных чисел работает следующим образом.

В первом такте работы устройства в регистр 1 делител  заноситс  га- разр дный делитель и обнул етс  регистр 3 частного. Во втором такте происходит формирование дву-, четырех- и восьмикратного делителей в блоке Ц формировани  кратных делител  и трехкратного делител  на сумматоре 5. Одновременно с этим в регистр 2 делимого заноситс  делимое. На этом подготовительный этап заканчиваетс  и начинаетс  собственно деление.

5

0

5

0

В первом такте собственно делени  на вычитател х 6 и 7 осуществл етс  вычитание из делимого четы- рех-и восьмикратного делителей соответственно. Затем на основании знаковых разр дов вычи тателей 6 и 7 с помощью второго коммутатора 12 выбираетс  результат, сформированный на выходе одного из вычитате- лей 6, 7 или содержимого регистра 2 делимого. После этого из полученного на выходе коммутатора 12 результата на вычитател х 8-Ю вычитаютс  трех-, дву- и однократный делители соответственно. Затем на основании знаковых разр дов вычитателей 8-10 с помощью первого коммутатора 11 выбираетс  результат, сформированный на выходе одного из вычитателей 8, 9 и 10, или результат, полученный на выходе коммутатора 12.

Одновременно с работой коммутатора 11 осуществл етс  формирование 5 цифры частного в блоке 13. Первый такт собственно делени  заканчиваетс  с приходом управл ющих сигналов на вход устройства, по которым в регистр 3 мастного записываетс  со сдвигом на один дес тичный разр д цифра результата, а также осуществл етс  запись результата (он  вл етс  первым остатком), образованного на выходе первого коммутатора 11, со сдвигом на один дес тичный разр д в сторону старших разр дов в регистре 2 делимого.

Claims (1)

1. Во всех остальных тактах собственно делени  устройство работает аналогично. При выполнении п такто  в регистре 3 частного Формируетс  m-разр дный результат. Формула изобретени 

   0

   5

   0

   Устройство дл  делени  дес тичных чиceлJ содержащее регистры делимого , делител  и частного, блок формировани  кратных делител , п тьвычитателей , сумматор, блок формировани  цифры частного и первый коммутатор, причем входы уменьшаемого первого и второго вычитателей соединены с выходом регистра делимого, выходы вычитателей с третьего по п тый соединены с информационными входами первого коммутатора с первого по третий соответственно, четвертый информационный вход первого коммутатора соединен с входами уменьшавмого четвертого и п того вычитателей , выходы блока формировани  кратных делител  с первого по третий соединены с входами вычитаемого четвертого, первого и второго вычи- тателей соответственно, вход вычитаемого п того вычитател  соединен с входом первого слагаемого сумматора , входом блока формировани  краных делител  и выходом регистра делител , выходы знаковых разр дов вычитателей с первого по п тый соединены с входами с первого по п тый блоков формировани  цифры частного соответственно, первый выход которого соединен с информационным вхо- дом младшего разр да регистра частного , второй выход блока формировани  цифры частного соединен с управл ющим входом первого коммутатора , выход которого соединен с информационным входом регистра делимого , входы разрешени  записи регист19

   ров делимого, делител  и мастного соединены с управл ющим входом устройства , отличающеес 

   тем, что, с целью сокращени  аппаратурных затрат устройства, оно содержит второй коммутатор, причем информационные входы второго коммутатора с первого по третий соединены с выходами первого и второго вычитателей и входом уменьшаемого второго вычи- .тэтел  соответственно, вход умень-, шаемого третьего вычитател  соединен с входом уменьшаемого четвертого вычитател  и выходом второго коммутатора , вход вычитаемого третьего вычитател  соединен с выходом сумматора , вход второго слагаемого которого соединен с входом вычитаемого четвертого вычитател , третий выход блока формировани  цифры частного соединен с управл ющим входом второго коммутатора.