SU1241235A1 - Устройство дл делени дес тичных чисел - Google Patents
Устройство дл делени дес тичных чисел Download PDFInfo
- Publication number
- SU1241235A1 SU1241235A1 SU843820391A SU3820391A SU1241235A1 SU 1241235 A1 SU1241235 A1 SU 1241235A1 SU 843820391 A SU843820391 A SU 843820391A SU 3820391 A SU3820391 A SU 3820391A SU 1241235 A1 SU1241235 A1 SU 1241235A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- outputs
- output
- private
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть ис- пользовано в высокопроизводительных вычислительных машинах, выполн ющих операции дес тичной .арифметики.Целью изобретени вл етс сокращение количества оборудовани устройства за счет совмещени операции выделени кратных делител и получени дес тичной цифры частного в течение одного такта работы устройства. Устрой- ство содержит регистры делимого, делител и частного, блок формировани кратного делител , восемь вычитате- лей, сумматор, блок формировани цифры частного. Выходы разр дов регистра делител соединены с входами блока формировани кратного делител и входами вычитаемого первого, п того, шестого, восьмого вычитателей и входами второй группы сумматора. Выходы регистра делимого соединены с входами уменьшаемого первого-, второго, третьего и четвертого вычитателей. Выходы всех вычитателей, сумматора и регистра делимого соединены с дами коммутатор а, кроме того, выходы второго вычитат соединены с входами уменьшаемого п того, вычитател , выходь третьего вычитател соединены с входами уменьшаемого шестого и седьмого вычитателей, выходы четвертого вычитател соединены с входами уменьшаемого восьмого вычитател и входами первой группы сумматора. Выходы знаковых разр дов вычитaJeлeй и сумматора соединены с входами блока формировани цифры частного. Перва группа выходов блока соединена соответствующим образом с группой управл ющих входов одиннадцатого коммутатора , а втора группа вь:ходов соединена с информационными входами младшего разр да регистра частного. 3 ил., таблица. - S (Л L g to 00 сл
Description
1
Изобретение относитс к вычислительной технике и может быть использовано в вычислительных машинах, выполн ющих операции дес тичной арифметики .
Цель изобретени - сокращение количества оборудовани устройства.
На фиг.1 приведена функциональна схема устройства дл делени дес тичных чисел; на фиг.2 - схема блока формировани кратных делител ; на 4нг.З - функциональна схема блока формировани цифры частного.
Устройство дл делени дес тичных чисел содержит вычитатели 1-8, сум-, матор 9, блок 10 формировани кратных делител , коммутатор.11, блок 12 формировани цифры частного, регистры 13-15 делимого, делител и частного соответственно и управл ющий вход 16 устройства. Выходы разр дов регистра 13 делимого соединены с информационными входами первой группы- коммутатора 11 и входами уменьшаемого первого 1, второго 2, третьего 3 и. четвертого 4 вычитателей, выходы разр дов регистра 14 делител соединены с входами блока 10 формировани Кратных делител , входами вычитаемого первого , п того 5, шестого 6 и восьмого 8 вычитателей -и входами второй группы сумматора 9, выходы 17 первой группы блока 10 формировани кратных делител соединены с входами Вычитаемого второго 2 и седьмого 7 вычитателей соответственно, выходы 18 второй группы блока 10 формировани кратных делител соединены с входами вычитаемого третьего вычитате- л 3, выходы 19 третьей группы блока 10 формировани кратных делител соединены с входами вычитаемого четвертого вычитател 4, выходы первого вычитател 1 соединены с информационными входами второй группы коммута20
41235
тора 1, выходы второго вычитател 2 соедине, -с входами уменьшаемого п того вычитател 5 и с информационными входами третьей группы коммута5 тора II, выходы ретьего вычитател
3 соединены с входами уменьшаемого . шестого 6 и седьмого 7 вычитателей и информацион л 1ми входами четвертой группы коммутатора 11, выходы четвер10 того вычитател 4 соединены с входами уменьшаемого восьмого вычитател 8, входами первой группы сумматора 9 и информационными входами п той группы коммутатора 11, выходы п того 5,
5 шестого 6, седьмого 7 и восьмого 8 вычитателей соединены с информационными входами с шестой по дев тую групп коммутатора 11, выходы сумматора 9 соединены с информационными входами дес той группы коммутатора 11, выходы которого соединены с информационными входами регистра 13 делимого,.выходы 20, 21, 23, 27, 22, 24, 25 и 28 знаковых разр дов вычитателей 1-8 соответственно соединены с первого по восьмой входами блока 12 формировани цифры частного, выход 26 знакового разр да сумматора 9 соединен с дев тым входом бло30 ка 12 формировани цифры частного, перва группа выходов 29 которого соединена с группой управл ющих входов коммутатора -11 , а втора группа выходов 30 соединена с информацион35 ными входами младшего разр да регистра 15 .частного,-входы разрешени записи инфОр14ации регистров 13-15 делимого, делител и частного соответственно соединены с управл ю40 щим входом 16 устройства;
Предполагаетс , что делимое X и делитель У правильные нормализованные положительные дроби, т.е. что , 1/10 i Х,У 1.
25
20
25
35
На выходы первой группы сумматора 9 подаетс значение разности Х-8 У (см.таблицу), образованной на выходах четвертого вычитател 4, а на входы второй группы сумматора 9 пос- Тупает значение делител У. На выходах сумматора 9 формируетс результат Х-8 У + У Х-7-У, который соответствует разности при значении дес тичной цифры частного равном семи.
БЛОК 10 предназначен дл формировани двухкратного, четырехкратного и восьмикратного делителей. Эти кратные в двоичной системе счислени мо- гут быть образованы простым сдвигом информации соответственно на один, два и три двоичных разр да в стрро- ну старших разр дов. В дес тичной системе счислени , при формировании указанных кратных по методу сдвига возникают определенные трудности, такие как организаци дес тичных переносов в более старшие разр ды и коррекци результата. На фиг.2 показан один из возможных вариантов реализации блока 10 формировани кратных делител , в основу которого положена операци удвоени . В двоичной системе счислени удвоение моет быть выполнено .с помощью сдвига каждой двоичной цифры.в соседний старший разр д. В дес тичной систее счислени при использовании кода 842 может быть применена така же процедура сдвига, однако, если удвоенна цифра равна или больше дес ти , как и при сложении двух дес тичных цифр, необходимо сформировать дес тичный перенос и выполнить коррек- 55 ию путем добавлени +6. Удвоение ес тичного числа можно выполнить и несколько другими способами.
40
45
50
Продолжение таблицы
20
25
35
5
40
5
0
Блок 10 формировани кратных делител содержит узлы 31, 31 удвоени , причем входы первого узла 31,. удвоени вл ютс входами блока 10, выходы первого узла 31 удвоени соединены с входами второго узла 312 УД воени и вл ютс первой группой выходов 17 блока 10, выходы второго узла 312 удвоени соединены с входами третьего узла 31 удвоени и вл ютс второй группой выходов 18 блока 10, выходы третьего узла 31 удвоени вл ютс третьей группой выходов 19 блока 10, На выходах 17 первой группы блока 10 формируетс двухкратный , на выходах 18 второй группы блока 10 - четырехкратный, на. выходах 19 третьей группы блока 10 - восьмикратный делители. В блоке 10 кратные делители формируютс посредством многократного выполнени в узлах 31,- 31, операции удвоени .Так,/ , например, восьмикратный делитель формируетс на выходах 19 третьей группы блока 10 в результате последовательного выполнени трех операций удвоени на первом, втором и третьем узлах 31, 31-) удвоени .
По управлению сигналом, образованным на выходах 29 первой группы блока 12, коммутатор 11 выбирает в качестве очередного остатка результат одного из вычитателей 1-8 или результат сумматора 9, или содержимое регистра 13 делимого. Каждый разр д коммутатора 11 может быть реализован на одном логическом элементе 2И- 1ОИЛИ.
Блок 12 по знакам вычисленных в устройстве разностей формирует на своих выходах 30 одну дес тичную
цифру частного, а также управл ет выборкой ч ерез коммутатор 1 1 той разности, котора должна быть использована в следующем такте работы уст- ройртва,в качестве текущего остатка. Пусть УС; - управл ющий сигнал, разрешающий коммутатору 11 в качестве очередного остатка выборку результата , сформированного на выходе узла с пор дковым номером i (Z, и Z - соответственно старша и м адша двоичные цифры дес тичной цифры частноГ Р Р ( LI 2
Р,;
.Р
f 9
УС,Рб Р,
t
.р4; УС р, ,
УС,г+УС5+УС +УС ;
УС УС,
вид : I -р
i -л
Р Э 6- -Р . Р
h +УС
yc,
1) 1
УСп
Z, -УС
, +УС -ьУСй+УС,
8
g;
На фиг.З изображена функциональна схема блока 12 формировани цифры частного, реализованна по приведенным вьше логическим выражени м. Блок содержит элементы НЕ 32 - 32, элементы И 33 - 33g и элементы ИЛИ 34, --34,.
Устройство дл делени дес тичных чисел работает следующим образом.
о На этапе подготовки в его регистры 13и 14 последовательно или парал- лельно во времени загружаютс ш-раз- р дные двоично-дес тичные коды соответственно делимого X и делител У. После записи операндов во входные регистры устройства одновременно начинают работать вычи/гатели 1-4 первого логического уровн , на выходах которых формируютс разности в соответствии с выражени ми, приведенными в таблице. Вычитатели 5-8 и сумматор 9 второго логического уровн начинают работать спуст врем t от момента приема операндов во входные регистры ycтpoйcтвa(t - задержка информации На одноразр дном дес тичном вычитателе). Предполагаетс , что во всех вычитател х заем распростран етс по сквозному принципу, а в сумматоре 9 перенос организован сквозным образом. По истечении времени, равного примерно времени вычитани двух (пН-2)-разр дных дес тичных чисел, коммутатор 11 выбирает в качестве очередного остатка результат одного из вьгчитателей 1-8 или результат сумматора 9 или содержимое регистра 13 де химого, которое далее записываетс в регистр 13 делимого со сдвигом на один дес тичный разр д в сторону
10
С С,
го, представленной в коде 8A2I; - значение знакового разр да вычитате- л или сумматора, с пор дковым номером J; предполагаетс , что значение знакового разр да равно нулю, если разность положительна , в противном случае оно равно единице), Тогда система логических уравнений, описывающих функционирование блока 12 формировани цифры час-., тного, может иметь следующий
вид : I -р
i -л
Р Э 6- -Р . Р
h +УС
yc,p,.pg;
1) 1
УСп Р
-УС
yC, +УС -ьУСй+УС,
8 в
g; ,;
+УС,
старших разр дов. Одновременно с этим по знаковым разр дам образованных в устройстве разностей в блоке 12 форми:руетс согласно приведенным выражени. м одна дес тична цифра частного , значение которой записываетс в младший разр д регистра 15 частного одновременно с выполнением в нем сдвига информации на один дес тичный разр д в, направлении старших р зр дов. На этом первый такт определени наиболее старшей цифры частного заканчиваетс и начинаетс второй такт, который выполн етс аналогичным образом. После выполнени m тактов в регистре 15 сформируетс т-разр дное частное. Запись информации в рб .гистр 3 делимого , а также запись и сдвиг информации в регистре 5 частного могут быть осуществле- ;ны по одному и тому же импульсу, поступающему на управл ющий вход 16 устройства.
Claims (1)
- Формула изобретениУстройство дл делени дес тичных чисел, содержа.щее регистры делимого, делител ; и частного, блок формировани кратнь1х делител , вьгчитатели, блок формировани цифры частного и коммутатор, причем входы уменьшаемого первого, второго, третьего и четвертого вычитателей соединены с информационными входами первой группы коммутатора и выходами разр дов регистра делимого, входы вычитаемого первого вычитател соединены с входами блока формировани кратного делител и с выходами разр дов регистpa делител , входы вычитаемого второго , третьего и четвертого вычита- телей соединены с выходами первой, второй и третьей групп блока форми- ровани кратных делител соответственно , выходы вычитателей с первого по восьмой соединены с информационными входами с второй по дев тую групп коммутатора соответственно, вы ходы которого соединены с информационными входами регистра делимого, выходы знаковых разр дов с первого по восьмой вычитателей соединены с первого по восьмой входами блока фор мировани цифры частного соответственно , перва группа выходов которого соединена с группой управл ющих входов коммутатора, а втора группа выходов соединена с информационными входами младшего разр да регистра частного , входы разрешени записи информации регистров делимого, делител и частного соединены с управл ющим входом устройства, о т л и ч а- ю щ е е с тем, что, с целью сокращени объема оборудовани , входы уменьшаемого п того вычитател соединены с выходами второго вычитател входы уменьшаемого шестого .вычитате- л соединены с входами уменьшаемогоседьмого вычитател и выходами треть его вычитател входы уменьшаемого восьмого вычитател соединены с входами первой группы сумматора и выхо- дами четвертого выЕШтател , входы вы чит-аемого п того вычитател соединены с входами вычитаемого первого, шестого и восьмого вычитателей и входами второй группы сумматора, входы вычитаемого седьмого вычитател соединены с входами вычитаемого второго вычитател , выходы сумматора соединены с информационными входами дес той группы коммутатора, выход зна- кового разр да сумматора соединен с дев тым входом блока формировани цифры частного, который содержит дев ть элементов НЕ, восемь элементов И и четыре элемента ИЛИ, причем пер- вый вх,од блока формировани цифры частного соединен с входом первого элемента НЕ, выход которого соединен с первым входом первого элемента И, второй вход блока формировани циф- ры частного соединен с вторым входом первого элемента И и входом второго элемента НЕ, выход которого соединенс первым-входом второго элемента И, третий вход блока форм 1ровани цифры частного соединен с вторым входом второго элемента И и входом третьего элемента НЕ, выход которого соединен с первым входом третьего элемента И, четвертый вход блока формировани Ш 1фры частного соединен с вторым входом третьего элемента И и входом четвертого элемента НЕ, выход которого соединен с первым входом четвертого элемента И, п тый блока формировани цифры частного соединен с вторым входом четвертого элемента И и входом п того элемента НЕ, выход которого соединен с первым входом п того элемента И, шестой вход блока .формировани цифры частного соединен с вторым входом п того элемента И и входом шестого элемента НЕ, выход которого соединен с первым входом шестого элемента И, седьмой вход блока формировани цифры частного соединен с вторым входом шестого элемента И и входом седьмого элемента НЕ, выход которого соединен с первым вхо.тт; , дом седьмого элемента И, восьмой вход блока формировани цифры частного соединен с вторым входом седь- мого элемента И и входом восьмого элемента НЕ, выход которого соединен с первым входом восьмого элемента И, дев тый вход блока формировани цифры частного соединен с вторым входом восьмого элемента И и входом дев того элемента НЕ, выход которого соединен с первыми входами первого и четвертого элементов ИЛИ, второй вход первого элемента ИЛИ соединен с выходом восьлмого элемента И, первый вход второго элемента ИЛИ соединен с выходом четвертого элемента И, первый вход третьего элемента ИЛИ соединен с выходом второго элементаИ, вторые входы второго и четвертого(элементов ИЛИ соединены с выходомп того элемента И, третий вход второго элемента ИЛИ соединен с.вторым входом третьего элемента ИЛИ и выходом шестого элемента И, четвертый вход второго элемента ИЛИ соединен с третьими входами третьего и четвертого элементов ИЛИ и выходом седьмого элемента И, четвертые входы третьего и четвертого элементов ИЛИ соединены с выходом третьего элемента И, п тый вход четвертого элемента ИЛИ соединен с выходом первого элемента И, выходы с первого по четвертый элементов ИЛИ вл ютс выходами старшей и младшей двоичнь1х цифр дес тичной цифры частного, выходы с первого восьмой элементов И образуют первую группу выходов блока формировани цифры частного,фи., 7;Редактор Л.Пчелинска .Заказ ЗА90/44Тираж 671ПодписноеВНИИПИ Государственного коьштета СССРпо делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5Производственно-полигра(|нческое предпри тие,г.Ужгород,ул .Проектна ,4фиг,3Составитель Н.МаркеловаТехред О.Гортвай Корректор Е.Сирохман
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843820391A SU1241235A1 (ru) | 1984-12-05 | 1984-12-05 | Устройство дл делени дес тичных чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843820391A SU1241235A1 (ru) | 1984-12-05 | 1984-12-05 | Устройство дл делени дес тичных чисел |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1241235A1 true SU1241235A1 (ru) | 1986-06-30 |
Family
ID=21149741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843820391A SU1241235A1 (ru) | 1984-12-05 | 1984-12-05 | Устройство дл делени дес тичных чисел |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1241235A1 (ru) |
-
1984
- 1984-12-05 SU SU843820391A patent/SU1241235A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 744562, кл. G 06 F 7/52, 1976. Авторское свидетельство СССР № 598075, кл. С 06 F 7/52, 1976. Авторское свидетельство СССР № 656087, кл. G 06 F 7/52, 1978. Авторское свидетельство СССР № 1056183, кл. G 06 F 7/52, 1984. Дроздов Е,А., Комарницкий В,А., П тибротов А.П. Электронные-вычислительные машины единой системы. -М.: Машиностроение, 1981. Ричарде Р.К. Арифметические операции на цифровых вычислительных машинах. НИ.: ИЛ, 1957, с.292, рис,9-3. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1241235A1 (ru) | Устройство дл делени дес тичных чисел | |
US3032266A (en) | Decimal to binary conversion of numbers less than unity | |
US3564225A (en) | Serial binary coded decimal converter | |
US3373269A (en) | Binary to decimal conversion method and apparatus | |
US4016560A (en) | Fractional binary to decimal converter | |
SU1280624A1 (ru) | Устройство дл умножени чисел с плавающей зап той | |
JPS5841532B2 (ja) | セキワケイサンカイロ | |
SU1688239A1 (ru) | Устройство дл делени дес тичных чисел | |
SU1137461A1 (ru) | Троичный сумматор | |
SU1247862A1 (ru) | Устройство дл делени чисел | |
SU656059A1 (ru) | Арифметическое устройство | |
SU1767497A1 (ru) | Устройство дл делени | |
JPH04232529A (ja) | 多重ディジット10進数を2進数に変換する装置および統一された比復号器 | |
SU926650A1 (ru) | Устройство дл одновременного вычислени двух многочленов | |
SU1238065A1 (ru) | Устройство дл извлечени квадратного корн из суммы квадратов двух чисел | |
SU1229758A1 (ru) | Устройство дл умножени | |
SU822173A1 (ru) | Преобразователь двоично-дес тичныхчиСЕл B дВОичНыЕ C МАСшТАбиРОВАНиЕМ | |
SU1441389A1 (ru) | Устройство дл делени | |
JP2813513B2 (ja) | データ変換回路 | |
RU1817091C (ru) | Устройство дл умножени чисел | |
RU1774328C (ru) | Устройство дл делени дес тичных чисел | |
SU750478A1 (ru) | Преобразователь целых двоично- дес тичных чисел в двоичные | |
SU1501046A1 (ru) | Устройство дл умножени | |
SU1509876A1 (ru) | Устройство дл умножени с накоплением | |
SU922726A1 (ru) | Конвейерное устройство дл одновременного выполнени арифметических операций над множеством чисел |