SU1509876A1

SU1509876A1 - Устройство дл умножени с накоплением

Info

Publication number: SU1509876A1
Application number: SU884369523A
Authority: SU
Inventors: Юрий Андреевич Сабельников; Михаил Анатольевич Демидов
Original assignee: Институт кибернетики им.В.М.Глушкова
Priority date: 1988-01-26
Filing date: 1988-01-26
Publication date: 1989-09-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ. Цель изобретени - повышение быстродействи при вычислении сумм парных произведений. Устройство содержит регистр 10 множимого, сумматор 6, регистр 11 множител , блоки 1 и 2 пам ти, группы элементов И 3 и 4, элемент И 5, сдвигатель 7 и коммутаторы 8 и 9. Функционирование устройства включает два цикла: в течение первого цикла формируютс и занос тс в блок два значени частичных произведений величин A_I на к - разр дные группы чисел X_I. При этом в чейке с адресом B_I формируетс число S =Σ A_J I^.2^K, где J - номер числа X, в коде которого присутствует группа разр дов, образующих код I

к - вес этой группы. Во втором цикле производитс суммирование частичных произведений. 2 ил., 3 табл.

Description

4s

Т 1Г. /ПГ т

Чг

ел

о ;о

00

sj

о

гт°

и Множимые Ннотиты «

SuKoiH резуль- ,тата

фие.1

Изобретение относитс к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ..

Целью изобретени вл етс повышение быстродействи при вычислении суммы парных произведений.

На фиг.1 представлена функциональна схема устройства , на фиг.2 - временна диаграмма импульсов управлени устройства, по сн ю1ца его функциони- рованне.

Устройство дл умножени с накоплением чисел разр дности п содержит блоки 1 и 2 пам ти, группы элементов И 3 и 4, элемент И 5, сумматор 6, комбинационный сдвигатель 7, первый 8 и второй 9 коммутаторы, регистр 10

множимого, регистр 11 множител , при- чем вход сдвига-загрузки регистра 11 соединен с входом сдвига-загрузки регистра 10 и с первым входом управлени устройства (сигнал U ,2.) второй вход управлени устройства соединен с входом загрузки сумматора 6 (сигнал Uo), входы множителей устройства соединены С информационными входами регистра 11, входы множимых соединены с информационными входами регистра 10, входы последовательного ввода данных которого соединены с шиной нулевого потенциала, а выходы - с первыми информационными входами коммутатора 8, вторые информационные входы которого соединены с первыми информационными входами коммутатора 9 и с выходами блока 1, выходы коммутатора соединены с информационными входами сдвигател 7, выходы которого соединены с первыми информационными входами сумматора 6, выходы которого соединены с первыми входами групп элементов И 3 и , выходы которых соединены с информационными входами соот- ветственно блоков 1 и 2, выходы блока 2 соединены с третьими информационными входами коммутатора Вис вторыми информационными входами коммутатора 9, выходы которого соединены с вторыми информационными входами сумматора 6 и вл ютс выходами результата устройства, третий и четвертый входы управлени которого соединены с входами соответственно блоков 1 и 2 (сигналы и, и и), п тый и шестой входы управлени соединены с вторыми группами соответственно групп элементов И 3 и 4 (сигналы и 5-и U) , седь

мые входы управлени устройства соединены с входами сдвига сдвигател 7 (сигналы Uq), восьмой вход управлени устройства соединен с входами управ- лени коммутатора 8 (сигналы U,;, ) , дев тый вход управлени устройства соединен с входом управлени коммутатора 9 (сигнал U,g), дес тый вход управлени устройства соединен с входом управлени третьим состо нием выходов регистра 11 (сигнал U), одиннадцатый вход управлени соединен с первым входом элемента И 5 (сигнал U), выход которого соединен с входом сложени -вычитани сумматора 6 (сигнал U,), второй вход элемента И 5 соединен старшим (знаковым) разр дом регистра 11 (сигнал ), младшие К выход- ных разр дов которого соединены с входами адреса блока 2 и с первыми адресными входами устройства (сигналы U4.), вторыми входами которого вл ютс входы адреса блока 1 (сигналы и).

Дл устранени влени которое может возникать в дачи сигналов, сумматор 6 иметь входные , загрузка

формации в которые разрешаетс с рого входа управлени устройства (сигнал Ug, вход загрузка сумматора 6), и может быть построен на элементах l802 ИМ1. Сдвигатель 7 может быть построен на элементах 531 ИР 21, регистры 10 и 11 - на элементах 533 ИР 16.

На фиг.2 показаны диаграммы сигналов на соответствующих входах управлени и адресных входах устройства, а также на втором входе устройства и на элементе И 5 При этом дл определенности считаетс , что запись информации в блоки 1 и 2 разрешаетс уровцеп х передолжен

ин- в тонем логической 1 сигналов и, сложение двоичного числа на втором информационном входе сумматора 6 с числом на первом информационном входе осуществл етс по уровню логического О сигнала , вычитание из числа на втором входе сумматора 6 числа на. первом информационном входе - по уровню логической 1 сигнала загрузка информации во входные регистры сумматора 6 разрешаетс уровнем логической 1 сигнала Ug; отсутствию сдвига входной информации сдвигате- лем 7 соответствует код 00 (сигналы и.), сдвигу на один разр д влево 51509876

разр да - 10, под- информационных входов его выходам соответ (сигналы U,, ), вторых ходов - код 10, подключению первых ходов коммутатора 9 ответствует уровень

ты 00 /+ с те сл р И 9, ра та вы 15 э и ст гл

логической 1 сигнала U, , вторых IQ информационных входов - уровень логического О, загрузка информации в регистры 10 и 11 разрешаетс уровнем логической 1 сигнала U,, , сдвиг - уровнем логического О, выходы регистра 11 перевод тс в третье состо сигнала

ние уровнем логической 1 Кроме этого, сигналы U,, U

и

5 4

и.

отображаютс на фиг.2 в шестнадцатиричной системе счислени , а обозначено произвольное состо ние этих сигналов.

Устройство умножени с накоплением функционирует следующим образом.

Множимые, представленные в дополнительном коде, загружаютс в регистр 10 в младшие п разр дов, старшие п разр дов заполн ютс знаком. Регистр 10 выполн ет сдвиг влево сразу на К разр дов, при этом через последовательные входы данных освободившиес разр ды заполн ютс нул ми. Множители , которые должны быть представлены в пр мом коде, загружаютс , в регистр 11, которь1й выполн ет сдвиг вправо сразу на К разр дов, при. этом знаковый разр д в сдвигах не участвует. Таким образом модуль множител разбиваетс на М К-разр дных групп (ниже приведено обоснование такого разбиени ). Блок 1 содержит 2 чеек пам ти , блок 2-2 чеек пам ти. Внешнее устройство, подключаемое к первому адресному входу устройства, должно обладать третьим состо нием на своих выходах.

Дл правильной работы перед первым (после включени питани ) обращением к устройству необходимо выполнить обнуление блоков 1 и 2 пам ти. Эта операци выполн етс посредством уста15

20

35

40

25

30

45

50

новки в О сигналов U

5

Ug И В

Т

сигналов и,,, и, и,з и переборов с помощью сигналов U, , всех адресов всех чеек пам ти блоков 1 и 2. В результате этой операции во все чейки блоков 1 и 2 загружаютс нули.

Пример. Пусть необходимо вы- ислить сумму произведений таких че

IQ

тырех восьмиразр дных двоичных чисел , 00000001.00110010 + 00000010. /00010000/ + /-00000011/.00000001 + + /-00000100/,/-00100011/. Поскольку с учетом знаков разр дность сомножителей 9, то дл данного частного случа потребуютс восемнадцатиразр дные блоки 1 и 2, групп элементов И 3 и , сумматор 6, коммутаторы 8 и 9, сдвигатель 7 и регистр 10, дев тиразр дный регистр 11. Если К , так как в резисторах 10 и 11 будут выполн тьс сдвиги на четыре разр да, 15 э емкость блоков 1 и 2 будет четыре и шестнадцать чеек пам ти соответственно , массивы операндов будут выгл деть следующим образом:

множимые множители 0,00000001 0.00110010 0.00000010 1.00010000 1.1П11101 0.00000001 1.11111100 1.001QQ011

20 первый второй третий четвертый

35

40

(точкой отделены знаковые разр ды).

25 Работа устройства по вычислению суммы произведений пар чисел проходит в два этапа. Первый этап начинаетс

установкой в 1 сигналов V,

Ug, , подачей на вход сдвига сдви30 гател 7 кода 00 (сигналы 1Ц ) и кода 01 на вход управлени коммутатора 8 (сигналы и ) и одновременной загрузкой первой пары сомножителей в регистры 10 и 11. В первой половине этого и каждого следующего такта первого этапа работы устройства во входные регистры сумматора 6 заг.ружаютс содержимые регистра 10 и чейки блока 2, адрес которой задаетс младшими К выходными разр дами регистра П, а во второй половине такта результат суммировани (вычитани ) загружаетс в ту же чейку бпока 2. Во втором такте сигнал U устанавливаетс в О, в конце этого такта в чейку пам ти блока 2 с адресом, определ емым сдвинутыми к разр дами регистра 11, будет загружен результат суммирова- . ни (вычитани ) сдвинутого содержимого регистра 10 и числа, хранившегос в этой чейке до начала такта. В последующих тактах первого этапа устройство работает аналогично. Дл данного конкретного примера первый этап включает 8 тактов. Диаграммы управл ющих сигналов представлены на фиг.2. Информаци на выходах блоков устройства дл первого этапа (и дл двух циклов второго этапа) представлена

45

50

55

в табл. 1 (в шестнадцатиричной системе счислени , - произвольное состо ние выходов).

Результатом работы устройства на первом этапе вл етс накопление в чейках пам ти блока 2 сумм частичных произведени . Содержимое блока-2 г после первого этапа (а также после каждого цикла второго этапа) дл иого частного случа представлена в табл. 3 информаци отображаетс в шестнадцатиричной системе числени . Дл получени Конечного результата необходимо перемножить содержимое чеек пам ти блока 2 на их адреса. Это выполн етс на втором этапе работы стройств.

Второй этап работы устройства . включает в себ р д циклов (дл данного случа два цикла). Первый цикл {такты с 9 по 0 включительно, фиг.2) на Минаетс установкой в 1 сигналов и,, , и , в О сигналов V, U , U,, и подачей на вход управлени коммутатора 8.кода 11 (сигналы U, ) В этом цикле роль текущего множимого играет содержимое чейки пам ти блока , ее адрес играет роль текущего множител . В первой половине первого и последующих тактов первого цикла (число которых , дл данного случа -32) во входные регистры сумматора загружаетс информаци с выходов сдвигател 7 и чейки пам ти блока 1, адрес которой определ етс сигналами , а во второй половине такта результат суммировани загружаетс в ту же чейку блока 1 (табл. 1). Дл первой половины первого цикла (такты с 9 по Z4 включительно, фиг.2) сигналы Uj определ ютс младшими К разр дами сигналов Щ , которые на . прот жении этой половины пробегают значени от О до К-1 (от О до F, рис. 2) , дл второй половины (такты с 25 до kQ включительно) - старшими К/2 разр дами сигналов U, которые на прот жении этой половины оп ть пробегают значени от О до (от О до F, фиг.1).

Таким образом, на первом цикле . множители (k-разр дные адреса чеек блока 2) разбиваютс пополам. Кроме того, к началу второй половины первого цикла (к моменту, когда сигналы V оп ть равны нулю, рис. 2) на вход сдвига сдвигател 7 начинает поступать код 10 (сигналы U), сиг

0

5

D

5

0

5

0

5

нал устанавливаетс в 1, сигнал Ug - в О, т.е. во второй половине первого цикла на первый вход сумматора 6 поступает сдвинутое на К/2 разр дов влево содержимое чеек пам ти блока 2 (сдвиг осуществл етс сдвига- телем 7, причем младшие К/2 разр дов заполн ютс нул ми), а использованные чейки пам ти блока 2 обнул ютс (табл. 1).

Результатом работы устройства в первом цикле второго этапа вл етс новый, сформированный в блоке 1 (табл. 2) массив частичных произведений , размер которого в общем случае уменьшен в раз, а также обнуление блока 2 (табл. 3).

Второй цикл (последний дл данного частного случа , фиг.2 такты с 1 по 8 включительно) начинаетс установкой в 1 сигнала Ug и в О сигналов и, ,, подачей на вход сдвига (сдвигател 7 кода 00 (сигнала U,j) и кода 10 на вход управлени коммутатора 8 (сигналы U,). В этом цикле роль множимых играют содержимые чеек пам ти блока 1, их адреса - роль множителей, ч оторые оп ть разбиваютс пополам.- Работа устройства во втором цикле аналогична работе в первом цикле, однако во второй половине второго цикла сигнал U, устанавливаетс в сигнал Uj - в О, сдвигатель 7 осуществл ет сдвиг на

K/k разр дов влево (табл. 1).

1

В остальных циклах второго этапа, число которых зависит от выбранного К, устройство работает аналогично. Размеры массивов частичных произведений , формируемых в блоках 1 или 2, убывают. В результате таких преобразований к концу последнего цикла (в данном примере к концу второго цикла ) получаетс массив, состо щий всего из двух элементов. В. чейке пам ти с единичным адресом находитс представленный в дополнительном коде результат вычислений. Этот результат может быть сн ть с выходов результата устройства с помощь ю подачи на соответствующий адресный вход устройства единичного адреса и установки сигнала и,, в соот.ветствующий логический уровень (в данном примере U 0001, U,g 0). Перед следующим обращением к устройству необходимо обнулить с помощью сигналов U4(U), ) Ug:

1509876

(Ug) чейку пам ти с единичным адресом соответствующего блока ( чейку с нулевым адресом можно не обнул ть, это не повли ет на дальнейшую работу устройства), после чего устройство готового к работе со следующим массивом операндов.

Разр дность блоков 1 и 2, групп

10

первого коммутатора соединены с ин- формационными входами сдвигател , выходы которого соединены с первыми информационными входами сумматора, выходы которого соединены с первыми : входами первой и второй групп элементов И, выходы которых соединены с информационными входами соответственно

элементов 3 и , сумматора 6, сдвига- Q первого блока пам ти и второго блока

тел 7 и KOMMytaTopoB 8 и 9 может быть больше 2п в зависимости от количества вводимых разр дов расширени .

Claims

Формула изобретени 5

пам ти, выходы которого соединены с третьими информационными входами первого коммутатора и с вторыми информационными входами второго коммутатора, выходы которого соединены с вторыми информационными входами сумматора и вл ютс выходами результата устройства , третий и четвертый входы управлени которого соединены с входами записи соответственно первого и второго блоков пам ти, п тый и шестой входы управлени устройства соединен с вторыми входами соответственно первой и второй групп элементов И, седьмой вход управлени устройства соединен с входом сдвига сдвигател , восьмой вход управлени устройства соединен с входом управлени первого коммутатора, дев тый вход управлени устройства соединен с входом управлени второго коммутатора, дес тый вход управлени устройства соединен с входом управлени третьим состо нием выходов регистра множител , одиннадцатый вход управлени устройства соединен с первым входон элемента И, выход которого соединен с входом сложени вычитани сумматора, а второй вход соединен с выходом старшего знакового разр да регистра множител , выходы младших К разр дов которого соединены с входами устройства, вторые адресные входы которого соединены с входами адреса первого блока пам ти.

Устройство дл умножени с накоплением , содержащее регистр множимого, сумматор, регистр множител , вход сдвига-загруз ки которого соединен с входом сдвига-загрузки регистра множимого и с первым входом управлени устройства, второй вход управлени устройства соединен .с входом загрузки сумматора, информационные входы регистра множител соединены с входами множителей устройства, информационные входы регистра множимого соединены с входами множимых устройства, входы последовательного ввода данных регистра множимого соединены с шиной нулевого потенциала устройства, отличающеес тем, чт о, с целью повышени быстродействи , в него введены первый и второй блоки пам ти, перва и втора группы элементов И первый и второй коммутаторы, сдвига- тель, элемент И, выходы регистра множимого соединены с первыми информационными входами первого коммутатора, вторые информационные входы которого соединены с первыми информационными входами второго коммутатора и с выходами первого блока пам ти, а выходы

10

первого коммутатора соединены с ин- ч формационными входами сдвигател , выходы которого соединены с первыми информационными входами сумматора, выходы которого соединены с первыми : входами первой и второй групп элементов И, выходы которых соединены с информационными входами соответственно

0

5

5

0.

5

D

пам ти, выходы которого соединены с третьими информационными входами первого коммутатора и с вторыми информационными входами второго коммутатора, выходы которого соединены с вторыми информационными входами сумматора и вл ютс выходами результата устройства , третий и четвертый входы управлени которого соединены с входами записи соответственно первого и второго блоков пам ти, п тый и шестой входы управлени устройства соединен с вторыми входами соответственно первой и второй групп элементов И, седьмой вход управлени устройства соединен с входом сдвига сдвигател , восьмой вход управлени устройства соединен с входом управлени первого коммутатора, дев тый вход управлени устройства соединен с входом управлени второго коммутатора, дес тый вход управлени устройства соединен с входом управлени третьим состо нием выходов регистра множител , одиннадцатый вход управлени устройства соединен с первым входон элемента И, выход которого соединен с входом сложени вычитани сумматора, а второй вход соединен с выходом старшего знакового разр да регистра множител , выходы младших К разр дов которого соединены с входами устройства, вторые адресные входы которого соединены с входами адреса первого блока пам ти.

13

1509876

Таблица2 Содержимое блока 1

14

ТаблицаЗ Содержание блоКа 2