SU1524046A1 - Устройство дл умножени двух N-разр дных чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Цель изобретени  - повышение быстродействи  устройства, котора  достигаетс  путем реализации способа умножени  при помощи параллельно-последовательного суммировани  N чисел, дл  чего в устройство, содержащее регистры 1 сомножителей, группу элементов И 3, матрицу одноразр дных сумматоров 4, ввод тс  K N- разр дных сумматоров 5, N элементов задержки 6 и K элементов НЕ, что дает возможность пропорционально наращивать разр дность групп перемножаемых чисел. 3 ил.

Description

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в ЦВМ

Цель изобретени  - повьшение быстродействи  устройства умножени  N-разр дных чисел (N-2).

На фиг. I изображена функциональна  схема устройства умножени  двух N-разр дных чисел; на фиг.2 - схема соединени  регистров сомножителей; на фиг. 3 - пример организации регистра 1, .

Устройство (фиг. 1) содержит две группы по К N-разр дных регистров 1 множимого и множител , К элементов НЕ 2, группу элементов ИЗ, () К одноразр дных сумматоров А, К п- разр дных сумматоров 5, п элементов 6 задержки.

Устройство работает следующим образом .

В начале первого такта одновременно подаютс  первые К-разр дные группы множимого и множител  на входы двух групп регистров 1 соответственно . По сигналу f,д эти группы занос тс  в регистры 1. Элементарные произведени  разр дов групп формируютс  на элементах И 3 группы, затем на одноразр даых сзтматорах 4 формируютс/1 частичные элементарных произведений и переносы которые поступают в многовходовой сумматор 5, на выходе первого разр да которого формируетс  сигиап произведени  соответствуклцик разрадов. На входах каждого разр да, начина  со второго, и выходе переноса старшего разр да каждого многоразр дного сумматора 5 формируетс  сигнал переноса в старшие разр ды.

За второй такт работы аналогично получаютс  элементарные произведени  разр дов следующей группы, которые зтем суммируютс  вместе с переносом, сформированным в предвдущем такте.

Таким образом, с окончанием подачи часть групп чисел устройство формирует младшую часть их произведени 

N

За последующие - такта содержимое pelt

гистра 1 множител  остаетс  без изменений , а из регистра множимого последовательно выписываютс  К-разр дные группы множимого с заполнением освободившихс   чеек этого регистра 1 зн ком множимого, отрицательное значени которого представлено обратным кодом

Claims (1)

1. Формула изобретени 

   Устройство дл  умножени  двух N- разр дных чисел (N-2), содержащее N-разр дные регистры множимого и множител , группу элементов И и п одноразр дных сумматоров, причем входы множимого и множител  устройства сое- динены соответственно с информационными входами N-разр дных регистров множимого и множител , выходы разр дов которых, кроме выходов разр дов N-разр дного регистра множимого, сое- динены с первыми и -вторыми входами соответствующих элементов И группы, отличающеес  тем, что, с целью повышени  быстродействи , в него введены К элементов НЕ (К - число группы разр дов перемножаемых чисел), (2 -l)K-nJ одноразр дных сумматоров, К п-разр дных сумматоров И п элементов задержки, входы которых соединены с выходами разр дов, на- чина  с второго, и выходом переноса К-го п-разр дного сумматора соответственно , выходы разр дов N-разр дного регистра множимого сордине- ны с выxoдa ш соответствующих К эле- ментов НЕ, выходы которых соединены с соответствукнцими входами элементов И группы, выходы которых, кроме выходов К-х элементов И группы, соединены с соответствующими входами первых (2 -К)-х одноразр дных сумматоров , выходы К-х элементов И группы соединены с входами переноса соответствующих К-х разр дных сумматоров, выходы суммы и переноса первых (2 -К)-х одноразр дных сумматоров соединены соответствующими входами последующих одноразр дных сумматоров, выходы и переноса которых соесданены с входами разр дов первого слагаемого соответствующих п-разр дных сумматоров, выходы первого разр да которых соединены с шохода- ми соответствующих разр дов произведени  устройства, выходы элементов задержки соединены с соответствующими входами второго слагае юго первого п-разр дного сумматора, выходы разр дов, начина  с второго, и выход переноса i-ro п-разр дного суммато- ра (,... ,К-1) соединены соответственно с входами J-X разр дов второго

   слагаемого () (i+O-ro празр дного сумматора.

   Фие.2.