SU1291972A1 - Устройство дл умножени данных переменной длины - Google Patents

Abstract

Изобретение относитс,  к области вычислительной техники. Целью изобретени   вл етс  повьшение быстродействи  устройства. Устройство содержит регистры множимого 3 и множител  2, накапливающий сумматор 1, группу одноразр дных умножителей 4, блок управлени  5. Дл  достижени  поi (Л

Description

ставленной цели в него введены допол- нительно счетчик 6, элемент ИЛИ-НЕ 7, регистр константы 8, блок пам ти 10, элемент И 9, п/2 групп элементов И. Сущность изобретени  состоит в том, что длина перемножаемых данных может быть различной и ограничиваетс  длиной регистра множимого. Цикл умноже1

Изобретение относитс  к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ средней производительности.

Целью изобретени   вл етс  повышение быстродействи .

На фиг.1 изображена схема устройства дл  умножени  данных переменной длины; на фиг.2 - блок управлени ; н фиг.З - накапливающий сумматорj на фиг.4 - временна  диаграмма работы устройства дл  умножени .

Устройство дл  умножени  данных переменной длины (фиг.1) содержит накапливающий сумматор 1, регистр 2 множител , регистр 3 множимого, группу одноразр дных умножителей 4, блок 5 управлени , счетчик 6, элемент ИПИ-НЕ 7, регистр 8 константы элемент 9 И, блок 10 пам ти, п/2 групп элементов 11 И (где п - разр дность сомножителей), вход 12 множител , вход 13 множимого, тактирующий вход 14 устройства, выход 15 результата , вход 16 запуска, выход 17 признака конца операции, вход 18 установки длины множител , вход 19 установки длины множимого, первый выход 20 блока управлени , второй 21, третий 22, четвертый 23, п тый 24 выходы блока 5, выход 25 младшего разр да накапливающего сумматора 1„

Блок 5 управлени  (фиг.2) содержит первый 26 и второй 27 ТТ-триг- геры, первый 28, третий 29, второй 30 элементы И, элемент НЕ 31, первый 32 и второй 33 элементы ИЛИ.

Накапливающий сумматор 1 (фиг.З) содержит сумматор 34, регистр 35, элемент 36 НЕ, коммутатор 37, элемент 38 И.

ни  состоит из двух шагов, но в отличие от прототипа число циклов может быть уменьшено. Старша  часть результата накапливаетс  в сумматоре, а младша  часть замещает множитель в регистре множител . 1 з.п. ф-лы, 4 ил., 1 табл.

Множимое заноситс  в старшие п разр дов регистра 3 множимого. Мпад- ший разр д (разр д п+1) регистра 3 множимого  вл етс  вспомогательным. Одноразр дный умножитель 4 представл ет собой ПЗУ, формирующее на выходе двухразр дное произведение.

Длина множител  заноситс  в счетчик 6, длина множимого - в регистр 8 константы. .

Длина множимого может быть величиной переменной и мен тьс  в диапазоне от 1 до п.

Множимое заноситс  в регистр 3 множимого выровненным по правой границе . Если длина множимого меньше п, то в старших его разр дах должны быть нули, иначе произведение будет неверным. В устройстве необходимое число нулевых старших разр дов задаетс  элементами И 11 под управлением блока 10, выполн ющего преобразование кода.

Кажда  группа элементов И 11

содержит 2К элементов И. К элементов И 11 каждой группы пропускают старший разр д произведени , а другие К элементов И 11 пропускают младший разр д произведени , сформированного соответствующим данной группе одноразр дным умножителем 4. Общее число групп элементов И 11 соответствует числу одноразр дных умножителей и равно п/2.

Каждой группе элементов И 11 соответствует отдельный выход блока 10

пам ти. Блок 10 представл ет собой

ПЗУ, адресом которого  вл етс  код

длины множимого, который хранитс  в регистре 8 константы. ПЗУ кодируетс  в соответствии с таблицей.

Умножение множимого на разр д множител  осуществл етс  за два шага

На первом шаге на цифру множител  умножаютс  младшие разр ды двухразр дных регистров, содержащих множимое . Результат умножени  складываетс  на накапливающем сумматоре с промежуточным произведением. В конце этого шага осуществл етс  сдвиг вправо на один разр д регистра 3 множимого .

На втором шаге на ту же цифру множител  умножаютс  старшие разр ды двухразр дных регистров, содержапщх множимое, которые в результате сдвига вправо помещаютс  в позиции младших разр дов. Разр д п в результате сдвига попадает в разр д п+1, которы выполн ет функцию буферного регист- ра дл  младшего разр да множимого. Новое произведение складываетс  со сдвинутым вправо на разр д частичным произведением, хран щимс  на накапливающем сумматоре 1.

В конце второго шага осуществл етс  сдвиг влево регистра 3 множимого на одну цифру. В результате сдвига

5

0

0

5

5

множимое занимает первоначальную позицию в регистре 3 множимого. Одновременно со сдвигом множимого осуществл етс  сдвиг регистра 2 множител  на один разр д вправо. В результате сдвига на одноразр дные умножители 4 подаетс  очередна  цифра множител , а в освобождающуюс  позицию вдвигаетс  младший разр д произведени  из накапливающего сумматора 1, Окончательное произведение хранитс  на на- капливакмцем сумматоре 1 (старша  часть произведени ) и на регистре 2 множител  (младша  часть произведени ) .

Устройство дл  умножени  работает следующим образом.

По си1 налу, поступающему на вход 16 запуска, и по заднему фронту синхроимпульса с входа 14 синхронизации устанавливаетс  в 1 первый ТТ-триггер 26, который совместно с элементами ИЛИ 32 и 33 устанавливает режим занесени  в регистр 2 множител , регистр 3 множимого, счетчик 6, регистр 8 константы, а также устанав- .ливает в О регистр 35. Следующий

512

синхроимпульс с входа 14 синхронизации осуществл ет занесение информации в регистры 2,3 и 8 и счетчик 6 Им же осуществл етс  установка в 1 триггера 27 через элемент И 28. Триггер 27 работает в режиме 1К-триг- гера. Если сигнал с входа 16 запус- ка оказалс  ко второму синхроимпульсу сброшен, то по заднему фронту этого синхроимпульса осуществл етс  установка в О, первого ТТ-тригге- ра 26. В противном случае режим занесени  будет продолжен до тех пор, пока сигнал с входа запуска не будет .сн т. В силу этого необходимо, чтобы информаци  на входах 12,13,18 и 19 держалась дольше сигнала на входе 16 запуска. До тех пор, пока не сброситс  первый ТТ-триггер 26, будет подтверждатьс  установка в 1 второго ТТ-триггера 27.

После сброса первого ТТ-триггера 26 второй ТТ-триггер 27 через элементы И 29 и 30, ИЛИ 32 и 33 под управлением счетчика 6 элемента ИПИ-НЕ 7 и инвертора 31 задает дл  регистра 3 множимого режим сдвига вправо на один разр д, а дл  регистра 2 множител  и счетчика 6 задаетс  режим хранени . Очередной синхроимпульс осуществл етс  по заднему фронту занесени  в регистр 35 первого частичного произведени , сложенного с нулевым содержимым регистра 35. Этот же синхроимпульс по заднему фронту переводит триггер 27 в О, что определ ет дл  регистра 3 множимого режим сдвига влево, а дл  регистра 2 множител  - режим сдвига вправо. Дл  счетчика 6 задаетс  режим вычитани ,Дл  накапливающего сумматора 1 задаетс  режим сложени  очередного частичного произведени  со сдвинутым вправо на один разр д,Подача на сумматор 34 сдвинутой информации осуществл етс  через коммутатор 37, под управлением инвертора 36,

Очередной синхроимпульс осуществл ет своим задним фронтом сдвиг влево на один разр д регистра 3 множимого . Регистр 2 множител  по заднему фронту синхроимпульса осуществл ет сдвиг вправо на один разр д при этом в освободившийс  старший разр д регистра 2 множител  заноситс  младший разр д регистра 35,который также по заднему фронту синхроимпульса осуществл ет запись новой суммы.

2 6

Счетчик 6 по заднему фронту этого синхроимпульса осуществл ет вычитание 1, триггер 27 устанавливаетс  в 1,. Тем осуществл етс  подготовка устройства к очередному циклу.

Умножение выполн етс  до тех пор, пока счетчик 6 не установитс  в О.

В этом случае через элемент ИЛИ-НЕ 7 и инвертор 31 блокируютс  элементы И 29 и 30, в результате чего дл  регистров 2 и 3 и счетчика 6 устанавливаетс  режим хранени , а в накапливающем сумматоре блокируетс  элемент И 38, запрещающий подачу синхроимпульсов на регистр 35. Одновременно с выхода элемента ИЛИ-НЕ 7 выдаетс  признак завершени  операции умножени .

1

Claims (1)

1. Устройство дл  умножени  данных переменной длины, содержащее регистр множител , регистр множимого , накапливающий сумматор, группу одноразр дных умножителей, блок управлени , причем входы множимого и

множител  устройства  вл ютс  информационными входами регистров множимого и множител  соответственно, так- тирующий вход устройства  вл етс  тактирующим входом блока управлени  и

соединен с тактирующими входами регистров множимого и множител  и накапливающего сумматора, выход которого  вл етс  выходом старших разр дов результата устройства, выход регистра множител   вл етс  выходом младших разр дов результата устройства, i-вькоды (i-2,4,,.. ,п-2,п, где п - разр дность множимого) регистра множимого соединены с первыми входами

п/2 одноразр дных умножителей группы , вторые входы которых соединены с выходом младшего разр да регистра множител , отличающеес  тем, что, с целью повышени  быстродействи  устройства, введены счетчик, регистр константы, блок пам ти, п/2 групп, элементов И, элемент ИЛИ-НЕ. и элемент И, накапливающий сумматор содержит сумматор, регистр, коммутатор , элемент ИЛИ-НЕ и элемент И, причем вход запуска устройства  вл етс  входом запуска блока управлени , информационный вход счетчика  вл етс  входом установки длины множител 

12919728

устройства, информационный вход ре- .ливающего сумматора, третий выход гистра константы  вл етс  информаци-блока управлени  соединен с входом онным входом установки длины множимо-разрешени  сдвига регистра множимого устройства, тактирующий вход кото-. го, четвертый выход блока управлени  рого соединен с тактирующими входами5 соединен с вторым входом элемента И, регистра константы и счетчика и первымп тый выход блока управлени  с оеди- в Содом элемента И накапливающего сумма-нен с вторым входом элемента И накап- тора,выход младшего разр да регистра кон-ливающего сумматора, выход которого станты соединен с первым входом эле-соединен с входом разрешени  записи мента И, выход которого соединен с регистра накапливающего сумматора, младшим разр дом адресного входа бло-младший разр д которого соединен с ка пам ти j-й выход которого (гдевходом сдвига регистра множител . ,2,..,п/2) соединен с первыми входами j-й группы элементов И, вторые2, Устройство по п.1, о т л и- входы которых соединены с выходамичающеес  тем, что блок уп- J-X одноразр дных умножителей груп-равлени  содержит два триггера, три пы,выходы элементов И j-й группыэлемента И, два элемента ИЛИ и эле- соединены с входами первого слагае-мент НЕ, причем тактирующий вход мого сумматора, выход которого сое-блока соединен с тактирующими входа- динен с информационным входом регист-ми первого и второго триггеров и пер- ра накапливающего сумматора, выходывым входом первого элемента И, выход к-х и (к-1)-х разр дов которого (гдекоторого соединен с S-входом второго ,3,...,п+1) соединены соответ-триггера, пр мой выход которого ственно с первым и вторым информа-25 ° первым входом второго эле- ционными входами коммутатора, выходмента И, выход первого триггера  в- которого соединен с входом второгол етс  первым выходом блока управле- слагаемого сумматора, группа выхо-« « соединен с вторым входом пер- дов счетчика соединена с группой вхо- ого элемента И и первыми входами дов элемента ИЛИ-НЕ, выход которогоу. первого и второго элементов ИЛИ соединен с входом конца операцииинверсный выход второго триггера сое- блока управлени  и  вл етс  выходомДинен с информационным входом второ- признака конца операции устройства, триггера и первым входом третье- группа выходов старших разр дов элемента И, выход которого соеди-. гистра константы соединена с группой ен с вторым входом первого элемен- входов старших разр дов блока пам ти,та ИЛИ, выход которого  вл етс  вто- .первый выход блока управлени  соеди-Рым выходом блока.управлени , вход йен с входами разрешени  записи счет-конца операции блока соединен . чика, регистров константы и множите- дом элемента НЕ,.выход которого сое- л , и входом сброса регистра накап-динен с вторыми входами второго и ливающего сумматора, второй выходтретьего элементов И, выход второго блока управлени  соединен с входомзглемента ИЛИ  вл етс  третьим выхо- разрешени  записи регистра множимого,дом блока управлени , выход второго входом разрешени  счета счетчика,элемента И соединен с вторым входом входом разрешени  сдвига регистра.. второго элемента ИЛИ и  вл етс  чет- множител , входом элемента ИЛИ-НЕвертым выходом блока, вход запуска накапливающего сумматора и первымблока  вл етс  информационным входом управл ющим входом коммутатора, вто-первого триггера, выход элемента НЕ рой управл ющий вход которого соеди- вл етс  п тым выходом блока управ- иен с выходом элемента ИПИ-НЕ накап-пени .

Фиг,2

т

Составитель Н.Маркелова Редактор Н.Лазаренко Техред В,Кадар Л Л Г- .- J.U- J 11-T1M J...M.- -.---

Заказ 265/47Тираж 673 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

ФУ9.