SU407312A1 - Приоритетное устройство для выполняемых - Google Patents
Приоритетное устройство для выполняемыхInfo
- Publication number
- SU407312A1 SU407312A1 SU1477364A SU1477364A SU407312A1 SU 407312 A1 SU407312 A1 SU 407312A1 SU 1477364 A SU1477364 A SU 1477364A SU 1477364 A SU1477364 A SU 1477364A SU 407312 A1 SU407312 A1 SU 407312A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- priority
- code
- sign
- character
- Prior art date
Links
Landscapes
- Computer And Data Communications (AREA)
Description
1
Изобретение относитс к области вычислительной техники.
Известны приоритетные устройства, в основе построени которых заложен принцип сравнени кодов.
Известные устройства построены с использованием большого количества оборудовани .
Это вл етс их недостатком.
Цель изобретени состоит в упрощении приоритетного устройства.
Сущность изобретени заключаетс в том, что в устройстве единичный выход триггера через линию задержки подключен к первому входу второго элемента «И и к первому входу третьего элемента «И, второй выход динамического регистра знака через элемент «НЕ соединен с первым - входом четвертого элемента «И и со вторым входом третьего элемента «И, второй выход запоминающего устройства подключен ко второму входу второго и второму входу четвертого элементов «И. Третий вход второго, третьего и четвертого элементов «И подключен к седьмому входу устройства. Выход второго, третьего и четвертого элементов «И через элемент «ИЛИ соединен с единичным входом триггера .
Схема приоритетного устройства изображена на чертеже.
Она содержит динамический регистр 1 знака , запоминающее устройство 2, элемент «НЕ 3, элемент «И 4, триггер 5, линию задержки 6, элемент «ИЛИ 7, элементы «И
8-10, входы 11 -17 устройства и выходы 18 и 19 устройства.
Работа устройства происходит следующим образом. На вход 16 из устройства управлени машнны на регистр I поступают сигналы, управл ющие перезаписью содержимого этого регистра в запоминающее устройство 2, предназначенное дл запоминани знаков операний , а также управл ющие подачей кода,
записанного на регистре 1, на вход элемента «НЕ 3. На вход 15 из устройства управлени машины на запоминающее устройство 2 поступают сигналы, управл ющие его работой . На вход 13 из устройства управлени
машины поступает сигнал онределени результата сравнени . Сигнал результата сравieHHH поступает в устройство управлени машины с выхода 19. С выхода 18 в устройство управлени машины осуществл етс передача
собственно кода знака операций. Но входу 17 код очередпого зпака вводитс в динамический регистр I.
Часть устройства дл определени старшинства выполненных операций, включающа
в себ элемент «НЕ 3, элемент «И 4, тригrep 5, линию задержки 6, элемент «ИЛИ 7 и элементы «И 8-10, предназначена дл запоминани сигналов переноса в старший разр д, возникающих при поразр дном вычитании кода приоритета введенного знака (хранитс на регистре 1) из кода приоритета ранее введенного знака (хранитс в устройстве 2). Сигнал переноса в-старший разр д запоминаетс в триггере 5. В первом такте триггер 5 устанавливаетс в единицу сигналом, поступающим на вход 12. Во втором такте триггер 5 сигналом, приход щим на вход 11, устанавливаетс в ноль. При этом сигнал переноса, сформированный при переключении триггера 5 в нулевое состо ние , запоминаетс на линии задержки 6 на один такт. В третьем такте на входы элементов «И 9 и 10 поступает сигнал, представл ющий собой проинвертированное значение младшего разр да кода приоритета знака операции, хран щегос на динамическом регистре 1, на входы схем «И 8 и 10 - сигнал, представл ющий собой младший разр д кода приори .тета последнего записанного знака, хран щегос в запоминающем устройстве 2, и на входы элементов «И 8 и 9 - сигнал переноса, запомненный на один такт в линии задержки 6. Одновременно с поступлением на входы элементов «И указанных выше сигналов, на соответствующие входы этих элементов по входу 14 из устройства управлени машины поступает сигнал «Запись переноса, и на триггере 5 запоминаетс сигнал переноса в следуюпий разр д, возникающий при вычитании первых разр дов кодов приоритета знаков операций. При вычитании других разр дов в течение следующих двух тактов при подаче сигналов на вход 11 и вход 14 будет формироватьс сигнал переноса в третий разр д и дальше. Устройство работает аналогичным образом. Таким образом, на триггере 5 происходит запоминание сигналов переноса в следующий разр д при вычитании в дополнительном коде кода приоритета знака на динамическом регистре 1 из кода приоритета последнего знака , записанного в запоминающем устройстве 2. При определении приоритета выполнени двух знаков возможны три варианта: приоритет первого знака больше приоритета второго знака, приоритет первого знака равеп приоритету второго знака, приоритет первого зна- 5 ка меньше приоритета второго зпака. Однако при вычислении формальных выражений одинаковые приоритеты имеют знаки операций, дл которых пор док выполнеНИЛ не играет роли. К таким знакам отно- 6 с тс плюс и минус, умножить и разделить, корень и степень, элементарные функции. Поэтому результат сравнени можно, например , свести к следующим двум вариантам: приоритет первого знака больше или равен 6 приоритету второго знака, приоритет первого знака меньше приоритета второго знака. Действительно, при вычитании двух положительных чисел (коды знаков приоритета всегда представл ют собой числа положительные ) в дополнительном коде в разр дах знаков двух чисел всегда сто т различные знаки «О и «1, так как вычитание двух положительных чисел заменено сложением положительного числа с отрицательным в дополнительном коде. Поэтому дл первого случа сравнени иа триггере 5 всегда запоминаетс сигнал переноса в знаковый разр д. равный единице, а дл второго случа - сигнал , равный нулю. По этим результатам и определ етс результат сравнени . По входу 13 при этом на элемент «И 4 поступает сигнал определени результата сравнени . Таким образом, на основании разделени кода знака на «собственно код знака операции и код приоритета знака операцию анализа приоритетности знаков можно выполнить в результате поразр дного вычитани кодов приоритетов обоих знаков с помощью вышеописанного устройства. Дл конкретного описани принципа работы устройства рассмотрим следующий пример . Пусть вычислительна машина выполн ет следующие операции: сложить, вычесть, умножить , разделить, извлечь корень, возвести в степень. Таблица приоритетов с учетом наличи разделительных знаков в этом случае имеет вид Приоритет Пусть, например, знаки операций и скобок акодированы следующим образом: -11011 -00101 -01100 -00010 -01010 -10100 - 10011 -11101 Пусть носледние три разр да представл ют риоритет знака, а первые два разр да - код нака. Заметим, что в данном варианте коировани коды приоритетов открывающей и акрывающей скобок оказались одинаковыми, от они должны быть ризличными. Но в анном случае это не имеет значени , так как акрывающа скобка не поступает на вышеписанное устройство, а поступает непосредвенно в устройство управлени мащины. Сравним приоритет кода 011 (знаки «х ли «:) и кода 010 (знаки «+ или «-).
При вычитании кода 010 из кода 011 в доиолнительном коде
1 011 110
имеетс единица переноса в знаковый разр д, котора свидетельствует о том, что приоритет знаков «X или «: больше, чем приоритет зиаков «+ или «-. При вычитании кода 011 из кода 010 едииицы переноса в знаковый разр д не возникает, что свидетельствует о том, что приоритет знаков «+ или «- меньше приоритета знаков «х или «:.
Предмет изобретени
Приоритетное устройство дл выполн емых операций, содержащее динамический регистр знака, первый вход которого соединен с первым входом устройства, второй вход-со вторым входом устройства, первый выход динамического регистра знака подключен к первому входу запомииаюш,его устройства, второй вход которого подключен к третьему входу устройства, первый выход запоминающего устройства соединен с первым выходом
устройства, элементы «И, «ИЛИ, «НЕ и триггер, нулевой вход которого подключен к четвертому входу устройства, единичный вход - к п тому входу устройства, единичный выход триггера соединен с первым входом первого элемента «И, второй вход которого подключен к щестому входу устройства, выход первого элемента «И соединен со вторым входом устройства, отличающеес тем,
что, с целью упрощени устройства, в нем единичный выход триггера через линию задержки подключен к первому входу второго элемента «И и к первому входу третьего элемента «И, второй выход динамического регистра знака через элемент «НЕ соединен с первым входом четвертого элемента «И и со вторым входом третьего элемента «И, второй выход запоминающего устройства подключеп ко второму входу второго и второму
входу четвертого элементов «И, третий вход второго, третьего и четвертого элементов «И подключен к седьмому входу устройства, выход второго, третьего и четвертого элементов «И через элемент «ИЛИ соединен с едииичным входом триггера.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1477364A SU407312A1 (ru) | 1970-09-22 | 1970-09-22 | Приоритетное устройство для выполняемых |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1477364A SU407312A1 (ru) | 1970-09-22 | 1970-09-22 | Приоритетное устройство для выполняемых |
Publications (1)
Publication Number | Publication Date |
---|---|
SU407312A1 true SU407312A1 (ru) | 1973-11-21 |
Family
ID=20457567
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1477364A SU407312A1 (ru) | 1970-09-22 | 1970-09-22 | Приоритетное устройство для выполняемых |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU407312A1 (ru) |
-
1970
- 1970-09-22 SU SU1477364A patent/SU407312A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1469298A (en) | Circuit arrangements of highly integrated chips | |
GB1469299A (en) | Circuit arrangement for data processing devices | |
KR890015121A (ko) | 나눗셈연산장치 | |
SU407312A1 (ru) | Приоритетное устройство для выполняемых | |
GB1014824A (en) | Stored programme system | |
GB1388593A (en) | Output format control for electronic computers | |
ES457282A1 (es) | Perfeccionamientos en logicas secuenciales programables. | |
US3424898A (en) | Binary subtracter for numerical control | |
SU940165A1 (ru) | Устройство дл функционального преобразовани упор доченного массива чисел | |
SU1043638A1 (ru) | Накапливающий сумматор | |
RU1783618C (ru) | Преобразователь двоично-К-ичного кода в двоичный код | |
GB1117517A (en) | Accumulator circuit | |
SU734669A1 (ru) | Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные | |
SU150441A1 (ru) | Устройство дл осуществлени сдвига кода в дес тичном счетном регистре | |
SU752335A1 (ru) | Множительное устройство | |
SU993245A1 (ru) | Преобразователь последовательного двоичного кода в число-импульсный код | |
SU662937A1 (ru) | Устройство дл вычислени функции | |
SU1365078A1 (ru) | Устройство дл делени в избыточном последовательном коде | |
US2905383A (en) | Register zero test | |
SU690476A1 (ru) | Устройство дл последовательного выделени единиц из п-разр дного двоичного кода | |
SU763898A1 (ru) | Микропрограммное устройство управлени | |
SU943710A1 (ru) | Накапливающий сумматор с запоминанием переноса | |
SU1520510A1 (ru) | Устройство дл делени | |
SU561184A1 (ru) | Устройство дл вычислени корн четвертой степени | |
SU435523A1 (ru) | Устройство вычитания |