RU1783618C - Преобразователь двоично-К-ичного кода в двоичный код - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике. Цель изобретени  - повышение быстродействи  преобразовател . Дл  этого в преобразователь, содержащий группу из n-разр дных счетчиков, где п - разр дность входного кода, генератор импульсов, группу из п-1 шифраторов кода, группу из п-1 дешифраторов нул , первую группу из п-1 дешифраторов превышени , первую и вторую группы из п-1 триггеров состо ни , первую группу из п-1 элементов И, первую группу из п-1 элементов И-НЕ, первый элемент ИЛИ-НЕ, п-1 групп элементов ИЛИ, накапливающий сумматор, состо щий из комбинационного сумматора и регистра результата, формирователь эквивалентов , состо щий из первой и второй групп элементов И, первого и второго дешифраторов и шифратора, введены втора  группа из п-1. дешифраторов превышени , втора  группа из п-1 элементов И, втора , группа из п-1 элементов И-НЕ, второй элемент ИЛИ-НЕ, треть  группа из п-1 триггеров состо ни , а в формирователь экЁивалентов введена треть  группа элементов И и третий дешифратор. Введение указанных элементов с соответствующими св з ми позвол ет увеличить быстродействие преобразовател  двоично-К-ичного кода в двоичный код дл  К 10-60 в 1,4-1,8 раз. 2 ил. С

Description

24D1+288D2 при Е1 Е2 Ои

Di, D2#).

48Ei + 576E2 при EL Е2Ј0.

Преобразование двоичных кодов триггеров состо ний первой 3. второй 4 и третьей групп соответствует таблице (а 2, Ь 4).

В исходном состо нии регистр 6 результата обнулен, на пр мом выходе генератора 2 - низкий уровень, на инверсном выходе генератора 3, на выходах элементов И-НЕ 10 и 11 - высокий уровень. Прибавление и вычитание единицы в разр дных счетчиках 1, сложение в сумматоре б, а также запись информации в триггере состо ний первой 3, второй 4 и третьей групп 5 производитс  перепадом . Запись выходного слова шифраторов 15 через элемент ИЛИ 17 в разр дные счетчики 1 всех разр дов, кроме группы младшего разр да, производитс  перепадом на управл ющем входе V. Запись информации в регистр результата 7 также производитс  перепадом V-0.

С приходом переднего фронта первого положительного импульса с пр мого выхода генератора 2 коды состо ний триггеров первой 3, второй 4 и третьей 5 групп изменитс : HaC2Ci 11,,E2Ei 11.

Коды триггеров состо ний первой 3, второй 4 и третьей 5 групп поступают на входы формировател  эквивалентов 20 и преобразуютс  в двоичный код числа 624.

С приходом второго импульса коды состо ний триггеров первой 3, второй 4 и третьей 5 групп установ тс  соответственно

C2Ci 11, D2Di 11, EaEi 10.

На выходах формировател  20 по витс  двоичный код числа 576. Передний фронт задержанного положительного импульса разрешит сложение чисел 624 и 576, а задний фронт этого же импульса произведет перезапись результата суммировани  в регистр 7 результата, установив на вторых суммирующих входах сумматора 6 двоичное значение числа 1200. Задний фронт второго

отрицательного импульса установит в счетчике 1 число.

Аа 0011 00101001.

С приходом переднего фронта третьего положительного импульса коды состо ний триггеров первой 3, второй 4 и третьей 5 групп измен тс  на CaCi 11, D2Di 11, E2Ei 00.

Следовательно, на выходах формировател  эквивалентов 20 будет двоичный код числа 312. Передний фронт третьего задержанного положительного импульса разрешит сложение чисел 1200 и 312, а задний

фронт этого же импульса установит на вторых суммирующих входах сумматора двоичное значение числа 1512. По заднему фронту третьего отрицательного импульса в счетчике 1 установитс  число (произойдет

вычитание двух из каждого старшего разр да ).

Аз 0001 00001001.

С приходом четвертого импульса состо ни  триггеров состо ний первой 3, второй 4 и третьей 5 групп, измен етс  на CsCi ПО, DaDi 00, E2Ei 00, что -приведет к суммированию слагаемого 144 в двоичном коде с двоичным кодом числа 1512, а в старшем разр де 13 счетчика 1 - вычитанию единицы.

Таким образом, после четвертого импульса на вторых суммирующих входах сумматора 6 установитс  двоичное значение числа 1656, а в счетчике 1 число

А4 0000 0000 1001.

С приходом переднего фронта п того пр мого импульса устанавливаетс  код состо ний C2Ci 00. D2Di 00. EaEi - 00. В этом случае формирователь эквивалента 20 транслирует двоичный код младшего разр да 11 счетчика 1 на соответствующие четыре первых суммирующих входа сумматора 6. Передний фронт п того задержанного положительного импульса разрешит сложение чисел 1656 и 9, а задний фронт этого же импульса установит двоичный код числа 1665 на выходах устройства. На этом процесс преобразовани  заканчиваетс .

Перед каждым следующим преобразованием необходимо обнулить регистр 7 результата и счетчик 1.

Наличие двоично-12-ричного реверсивного счетчика обеспечивает возможность работы в счетном режиме и введение поправок в двоичном параллельном коде.

Быстродействие предлагаемого устройства не зависит от разр дности преобразуемого кода и дл  12-ричной системы счислени  не превышает 5 тактов.

Claims (1)

1. Формула изобретени 

   Преобразователь двоично-К-ичного кода в двоичный код, содержащий группу из п разр дных счетчиков, где п - разр дность входного кода, генератор импульсов, группу из п-1 шифраторов кода, группу из п-1 дешифраторов нул , первую группу из п-1 дешифраторов превышени , первую и вторую группы из п-1 триггеров состо ни , первую группу из п-1 элементов И, первую группу из п-1 элементов И-НЕ, первый элемент ИЛИ-НЕ, п-1 группу элементов ИЛИ, накапливающий сумматор и формирователь эквивалентов, содержащий первую и вторую группы элементов И, первый и второй дешифраторы и шифратор, выход которого  вл етс  выходом формировател  эквивалентов и соединен с информационным входом накапливающего сумматора, выход которого  вл етс  выходом преобразовател , синхровход накапливающего сумматора

   соединен с пр мым задержанным выходом генератора импульсов, пр мой выход которого соединен с синхровходами триггеров состо ний первой и второй групп, информационные входы которых соединены с выходами дешифраторов нул  группы и дешифраторов превышени  первой группы соответственно, входы 1-го дешифратора нул  группы и 1-го дешифратора превышени  первой группы (где I 1,2п-1) соединены

   0 с входами 1-го шифратора кода группы и выходом (i-H)-ro n-разр дного счетчика группы, вход декремента которого соединен с выходом 1-го элемента И первой группы, первый вход которого соединен с первым

   5 входом 1-го элемента И-НЕ первой группы и с инверсным выходом генератора импульсов , выход первого элемента ИЛИ-НЕ соединен с вторым входом 1-го элемента И первой группы, третий вход которого соеди0 нен с выходом f-ro триггера состо ний первой группы и соответствующим входом первого дешифратора, 1-й вход вторбго дешифратора соединен с выходом 1-го триггера состо ний второй группы, с вторым

   5 входом 1-го элемента И-НЕ первой группы и 1-м входом первого элемента И-НЕ. выход переноса 1-го n-разр дного счетчика группы соединен с входом инкрементора (i+1)-ro п- разр дного счетчика группы, информацион0 ные входы которого соединены с выходами элементов ИЛИ 1-й группы, первые входы которых соединены с соответствующими выходами 1-го шифратора кода группы, вторые входы элементов ИЛИ 1-й группы  вл 5 ютс  параллельными информационными входами старших разр дов преобразовател , информационный параллельный вход первого разр да которого соединен с информационным входом первого п-разр д0 ного счетчика группы, входы инкрементора и декрементора которого соединены с соответствующими последовательными входами преобразовател , выходы первого n-разр дного счетчика группы соединены с

   5 первыми входами элементов И первой группы формировател  эквивалентов, вторые входы которых соединены с управл ющим выходом первого дешифратора, информационные выходы которого соединены с пер0 выми входами элементов И второй группы формировател  эквивалентов, вторые входы которых соединены с управл ющим выходом второго дешифратора, выходы элементов И первой и второй групп форми5 ровател  эквивалентов соединены с входами перЁОй и второй групп шифратора, о т- личающийс  тем, что. с целью повышени  быстродействи , в негодопол- нительно введена втора  группа из (п-1)-го

   дешифраторов превышени , втора  группа из (п-1)-го элементов1 И, втора  группа из (п-1)-го элементов И-НЕ, второй элемент ИЛИ-НЕ, треть  группа из (п-1)-го триггеров состо ни , а в формирователь эквива- лентов введена треть  группа элементов И и третий дешифратор, входы которого соединены с первыми входами элементбв И- НЕ второй группы, с выходами соответствующих триггеров состо ни  третьей группы и входами второго элемента ИЛИ-НЕ, выход которого соединен с третьими входами элементов И-НЕ первой группы , выходы которых соединены с первыми входами элементов И второй группы, вто- рые входы которых соединены с выходами соответствующих элементов И-НЕ второй группы, вторые входы которых соединены с инверсным выходом генератора импульсов, пр мой выход которого соединен с синхров-

   ходами триггеров состо ний третьей группы , информационные входы которых соединены с выходами соответствующих дешифраторов превышени  второй группы, вход 1-го дешифратора превышени  второй группы соединен с выходомс(1+1)-го п-раз- р дного счетчика группы, выход 1-го элемента И второй группы соединен с управл ющим входом (1+1)-го п-раэр дного счетчика группы, информационные выходы второго дешифратора соединены с первыми входами элементов И третьей группы формировател  эквивалентов, вторые входы которых соединены с управл ющим выходом третьего дешифратора, информационные выходы которого соединены с входами третьей группы шифратора, входы четвертой группы которого соединены с выходами элементов И третьей группы формировател  эквивалентов.

   Закон преобразовани  формировател  эквивалентов при

   а 2 и Ь 4

   Фиг. 2