SU1221757A1 - Преобразователь двоичного кода в двоично-дес тичный - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники, предназначено дл  преобразовани  двоичных кодов нескольких операндов в двоично-дес тичные коды с вьщачей их параллельно- последовательным кодом и может быть использовано в устройстве отображени  информации (УОИ) метеорологической радиолокационной станции (МРЛ). Целью изобретени   вл етс  расширение функциональных возможностей за счет обеспечени  возможности преобразовани  разноформатных кодов и упрощение преобразовател . Это достигаетс  за счет того, что в преобразователь, реализующий метод последовательного вычитани  эквивалентов, введен блок оперативной пам ти, первый и второй регистры адреса и два элемента ИЖ, причем адресные входы блоков посто нной и оперативной пам ти соединены соответственно с выходами первого и второго регистров адреса, входы которых соединены соответственно с входами выбора режима преобразовани  и выбора режима регистрации преобразовател , оперативна  пам ть используетс  дл  хранени  отдельных рчзр - дов двоично-дес тичного кода, а допустимость очередного вычитани  эквивалента определ етс  по сигналу переноса накопительного сумматора, 1 з.п. ф-лы. 4 ил. i (О С

Description

Изобретение относитс  к вычислительной технике, предназначено дл  преобразовани  двоичных кодов нескольких операндов в двоично-дес тичные коды с выдачей их параллельно- последовательным кодом и может быть использовано в устройстве отображени  информации (УОИ) метеорологической радиолокационной станции (МРЛ).

Цель изобретени  - расширение функциональных возможностей, преобразовател  за счет обеспечени  возможности преобразовани  разноформатных кодов и упрощение преобразовател .

На фиг. 1 приведена структурна  схема преобразовател ; на фиг. 2 - блок-схема накапливающего сумматора , на фиг. 3 - схема блока управлени ; на фиг. 4 - схема блока оперативной пам ти.

Преобразователь двоичного кода в двоично-дес тичный (фиг. 1) содержит регистры 1 и 2 адреса, блок 3 посто нной пам ти, накапливающий сумматор 4, блок 5 управлени , счетчик 6, блок 7 оперативной пам ти , первый 8 и второй 9 элементы ИЛИ вход 10 выбора режима преобразовани  вход 11 выбора режима регистрапд1и, вход 12 пуска, вход 13 сброса, первый и второй тактовые входы 14 и 15, информационный вход 16 преобразовател , тактовый выход 17 блока управлени , выход 18 сброса блока управ- лени , выход 19 разрешени  записи блока управлени , группы выходов 20 и 21 второго и первого регистров адрса , выход 22 признака наличи  зап то выход 23 признака окончани  преобра- зовани  блока посто нной пам ти, выход 24 переноса сумматора, группу выходов 25 счетчика, группу выходов 26 преобразовател .

Регистры 1 и 2 адреса выполнены в виде счетчиков, входы установки и счетные входы которых  вл ютс  входами сброса и разрешени  записи регистров адреса соответственно.

Накапливающий сумматор 4 содержит (фиг. 2) комбинационный сумматор 27, регистр 28, группу э тементов И 29 и элемент 30 задержки.

Блок 5 управлени  содержит (фйг.З триггер 31, элементы 32 и 33 запрета элемент И 34, элемент 35 запрета, элемент 36 задержки и элемент ИЛИ 37

Блок 7 оперативной пам ти (фиг.4) содержит оперативное запоминающее устройство (ОЗУ) 38, шииньй формирователь 39 и элемент НЕ 40.

Преобразователь работает в двух режимах: в режиме преобразовани  и в режиме потетрадной вьщачи двоично- дес тичных кодов.

В режиме преобразовани  на вход 10 преобразовател  поступает адрес Ф10 старшего из набора двоично-дес тичных эквивалентов, соответствующего данному операнду, на вход 11 - адрес старшей тетрады двоично-дес тичного кода данного операнда в блоке 7, на вход 12 - импульс И12 запуска, на вход 14 - тактовые импульсы ТИ14, на вход 16 - преобразуемый двоичньй код Ф16.

Преобразование п -разр дного двоичного кода операнда Ф16 основано на последовательном сложении положительного кода Ф16 с отрицательными значени ми двоичных эквивалентов дес тичных разр дов меры, соответствующей данному операнду.

Дополнительньй код Ф21 двоичного эквивалента комбинационно вырабатываетс  на выходе 21 блока 3, с выхода 22 которого снимаетс  признак П22 наличи  зап той, а с вьпсода 23 - признак П23 останова.

Число сложений в дополнительном коде до получени  переноса в (Л + 1)-й разр д подсчитьшаетс  счетчиком 6, с выхода которого тетрада двоично- дес тичного кода заноситс  в блок 7 по адресу, формируемому счетчиком 2.

До начала преобразовани  на преобразователь поступают коды Ф10,Ф11, Ф16. Цикл преобразовани  начинаетс  с поступлением И12, по которому коды Ф10 и Ф11 занос тс  в регистры 1 и 2 соответственно, а код Ф16 - в регистр 28 накапливающего сумматора

4.Триггер 31 блока 5 переходит в единичное состо ние, а с выхода 18 блока 5 поступает импульс И 18 обнулени  счетчика 6.

С приходом ТИ14 значени  (Ф16+Ф2Г с выхода сумматора 27 заноситс  в регистр 28 по окончании импульса И17, поступающего с выхода 17 блока

5.На выходе сумматора 27 формируетс  новое значение суммы (Ф16+Ф21),

а содержимое счетчика 6 увеличиваетс  на 1. Сложени  продолжаютс  до тех пор, пока на выходе 24 сумматоpa 4 сохран етс  признак переноса П2А-1. Если в промежутке между тактами возникает П24-0, то в новом такте передачи значени  (Ф16+Ф21) в регист 28 не происходит, а на выходе 19 блока 5 вырабатываетс  импульс И19, по которому полученна  в предыдущем такте тетрада двоично-дес тичного кода совместно с признаком П22 заноситс  в блок 7 по адресу, о.предел е- мому регистром 2. По окончании содержимое регистров адреса 1 и 2 увеличиваетс  на 1, а.через задержку С счетчик 6 обнул етс  по И18.

Если полученна  тетрада не последн   дл  данного операнда, то на выходе 23 блока 3 сохран етс  и по ТИ14 содержимое регистра 28 суммируетс  с новым кодом Ф21 до возникновени  . При триггер 31 блока 5 переходит в нулевое состо ни запреща  формирование И17 и И19. Входы-выходы шинного формировател  39 при переход т в третье состо ние и отключаютс  от входов- выходов ОЗУ 38, которое таким образом активизируетс  на считывание.

В режиме вьщачи триггер 31 находитс  в нулевом состо нии, на вход 13 преобразовател  поступает импульс сброса И13, на, вход 11-начальный адрес Ф11 вьщаваемой последовательности тетрад двоично-дес тичных кодов , а на вход 15- тактовые импуль- ры ТИ15.

По И13 код Ф11 заноситс  в регистр 2, и с частотой ТИ15 с выхода 26 блока 7 снимаетс  требуема  после Ьовательность двоично-дес тичных кодов. При этом ТИ15 вьщаютс  в качестве импульсов считывани .

Claims (2)

1. Формула изобретени 

   Преобразователь двоичного кода в двоично-дес тичньй, содержащий блок посто нной пам ти, накапливающий сумматор, блок управлени  и счетчик, счетный вход которого соединен с тактовым выходом блока управлени  и тактовым входом накапливающего сумматора, перва  группа информационных входов которого соединена с группой информационных входов преобразовател , вход пуска которого соединен с входом пуска блока управлени  и входом сброса накапливающего сумматора, втора  группа информационных входов которого соеди

   ,

   221757

   нена

   10

   25

   с группой кодовых выходов блока посто нной пам ти, а выход переноса накапливающего сумматора соединен с входом готовности тетрады блока управлени , тактовый вход которого соединен с первым тактовым входом преобразовател , выход сброса блока управлени  соединен с входом сброса Счетчика, отличающийс  тем, что, с целью расширени  функциональных возможностей за счет обеспечени  возможности преобразовани  разноформатных кодов и упрощени  преобразовател , в него

   J5 введены первьй и второй регистры адреса, первый и второй элементы ИЛИ и блок оперативной пам ти, а блок управлени  содержит триггер, три элемента запрета, элемент И, эле2Q мент ИЛИ и элемент задержки, причем адресные входы блоков посто нной и оперативной пам ти соединены соответственно с выходами первого и второго регистров адреса, информационные входы которых соединены соответственно с входом выбора режима преобразовани  и входом выбора режима регистрации преобразовател , вход пуска которого соединен с входом сброса первого регистра адреса и nepBbtti входом первого элемента ИЛИ, второй вход которого соединен с входом сброса преобразовател , второй тактовьй вход которого соединен с первым входом второго элемента ЧЛИ и с тактовым выходом преобразовател , группа информационных выходов которого соединена с группой выходов блока оперативной пам ти, вход разрешени  записи которого соединен с выходом разрешени  записи блока управлени  , с входом разрешени  запи- : си первого регистра адреса и вторым входом второго элемента ИЛИ, выход которого соединен с входом разрешени  записи второго регистра адреса, вход сброса которого соединен с вы- кодом первого элемента ИЛИ, вход признака окончани  преобразовани  блока управлени  соединен с выходом

   SO признака останова блока посто нной пам ти, выход признака наличи  зап той которого соединен с входом старшего разр да группы числовых входов блока оперлтивной пам ти,

   55 остальные разр ды, группы числовых входов которых соединены с груп пой выходов счетчика, вход готовности тетрады блока управлени  соединен с

   30

   35

   40

   45

   51

   запрещак цнми входами первого и второго элементов запрета и первым вхо- дом элемента И, второй вход которого соединен с выходом третьего элемента запрета, с входом второго элемента и с первым входом первого элемента запрета, второй вход которого соединен с входом окончани  преобразовани  блока управлени , а выход первого элемента запрета соедине с синхровходом триггера, S-вход которого соединен с входом пуска блока управлени , запрещающим входом третьего элемента запрета и первым входом элемента ИЛИ, второй вход ко- торого соединен через элемент задержки с выходом второго элемента запрета и с выходом разрешени  записи блока управлени , тактовый вход которого соединен с первым входом третьего элемента запрета, второй вход которого соединен с выходом триггера, выходы элементов И и ИЛИ соответственно  вл ютс  тактовым выходом и выходом сброса блока управлени .
2. 2. Преобразователь по п. 1, отличающийс  тем, что в нем

   7576

   накапливающий сумматор содержит комбинационный сумматор, группу элементов И и элемент задержки, вход которого соединен с входом сброса накапливающего сумматора и R -входом регистра , С -вход которого соединен с тактовым входом накапливающего сумматора, перва  группа информационных входов которого соединена с первыми входами элементов И группы соответственно, вторые входы которых соединены с выходом элемента задержки , а выходы элементов И группы соответственно соединены с 5 -входами разр дов регистра, С -входы которых соответственно соединены с группой выходов комбинационного сумматора, выход переноса которого  вл етс  выходом переноса накапливающего сумматора , втора  группа информационных входов которого соединена с первой группой входов комбинационного сумматора , втора  группа входов которого соединена с группой выходов регистра , а вход переноса комбинационного сумматора соединен с входом логического О.

   фиг. 3

   ф

   «ff

   38

   /7

   15

   гв

   W

   о

   W

   im rao3t«tf:tigi

   . Ч

   Редактор И. Касарда

   Составитель М. Аршавский

   Техред Л,Олейник Корректор А.Ференц

   Заказ 1621/60 Тираж 816Подписное

   ВНИИПК Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Филиал ППП Патент, г. Ужгород, ул.Проектна , 4