SU1658387A1

SU1658387A1 - Преобразователь двоично-дес тичного кода в двоичный

Info

Publication number: SU1658387A1
Application number: SU884425369A
Authority: SU
Inventors: Владимир Петрович Тукаль; Александр Антонович Шостак
Original assignee: Предприятие П/Я М-5339
Priority date: 1988-05-16
Filing date: 1988-05-16
Publication date: 1991-06-23

Abstract

Изобретение относитс к вычислительной технике и может быть применено дл быстрого преобразовани чисел из дес тичной системы счислени в двоичную.Целью изобретени вл етс повышение быстродействи . Дл этого, в преобразователе двоично-дес тичного кода в двоичный, содержащем сдвиговый регистр 1, блоки 2 пам ти, блоки 3, 5 суммировани , промежуточный регистр 4, выходы регистра 4 соединены с входами блока 3. 1 ил.

Description

I

;

м

Ё

О

ел со

GJ

00 XI

т

Изобретение относитс к вычислительной технике и может быть использовано дл быстрого преобразовани дес тичных чисел в двоичные.

Целью изобретени вл етс повышение быстродействи .

На чертеже представлен предлагаемый преобразователь.

Преобразователь содержит сдвиговый регистр 1, блоки 2 пам ти, первый блок 3 суммировани , промежуточный регистр 4, второй блок 5 суммировани , информационный вход преобразовател 6, управл ющий вход преобразовател 7, тактовый вход преобразовател 8, выход 9.

Сдвиговый регистр, начина с второй тетрады, разбит на группы тетрад. В блоках 2 пам ти по определенным адресам хран тс суммы двоичных эквивалентов значений младших разр дов тетрад соответствующих групп, на которые условно разбит сдвиговый регистр 1, начина с второй тетрады.

Первый блок 3 суммировани осуществл ет преобразовани (m к)-р дного кода в k-р дный, где т - число используемых в устройстве блоков 2 пам ти, k 2,3,4....- р дность кода, формируемого на выходе первого блока 3 суммировани .

Второй блок 5 суммировани после завершени последнего такта работы устройства производит преобразовани k-р дного кода в однор дный, который и поступает на выход 9.

Преобразователь работает следующим образом.

Пусть в исходном состо нии в регистре 1 уже хранитс двоично-дес тичный код преобразуемого числа, а регистр 4 обнулен (запись преобразуемого кода в регистр 1 и обнуление регистра 4 производитс по первому синхроимпульсу при наличии разрешающего потенциала на входе 7). Тогда в первом такте осуществл етс следующее действие. На выходах блоков 2 пам ти образуютс суммы двоичных эквивалентов значений младших разр дов тетрад соответствующих групп тетрад, которые вместе со значением младшего разр да первой (самой младшей) тетрады образуют гл-р дный код (т - число используемых в устройстве блоков 2 пам ти), поступающий на входы первой группы первого блока 3 суммировани . На входы второй группы блока 3 со сдвигом на один разр д в сторону младших разр дов подаетс k-р дный код (в первом такте его значение равно нулю), хранимый в реги- стре4. В блоке 3 суммировани (т к)-р дный код преобразуетс в k-р дный код (в первом такое его значение равно нулю), хранимый в регистре 4 В блоке 3 суммировани

(т + к)-р дный код преобразуетс в k-р дный , который по приходу второго синхроимпульса с разрешени потенциала на входе 8 устройства записываетс в регистр 4. Одновременно с записью информации в регистр 4 по этому же синхроимпульсу происходит сдвиг информации в регистре 1 на один разр д в сторону его младших разр дов.

Аналогичным образом выполн ютс

второй, третий и четвертый такты работы преобразовател , После выполнени четвертого такта образовавшийс в регистре 4 k-р дный код преобразуетс в однор дный с помощью второго блока 5 суммировани ,

на выходах которого и получаетс конечный результат преобразовани . Следует отметить , что можно получить несколько другой, практически равноценный вариант устройства , если адресные входы блоков 2 пам ти соединить с выходами старших разр дов тетрад групп тетрад, на которые условно разбит регистр 1. В этом случае информацию в регистре 1 необходимо сдвигать в каждом такте на один разр д в направлении его старших разр дов, а содержимое регистра 4 передавать на входы второй группы блока 3 суммировани со сдвигом на один разр д в сторону старших разр дов.

Claims

Формула изобретени

Преобразователь двоично-дес тичного кода в двоичный, содержащий сдвиговый

регистр, состо щий из тетрад, группу блоков пам ти, первый и второй блоки суммировани и промежуточный регистр, выходы которого соединены с входами второго блока суммировани , выходы которого вл ютс выходами преобразовател , тактовый вход которого соединен с входом записи промежуточного регистра и с входом сдвига сдвигового регистра, выходы младших разр дов групп тетрад которого соединены с

адресными входами соответствующих блоков пам ти группы, выходы которых в соответствии с весами двоичных эквивалентов соединены с первыми входами первого блока суммировани , выходы которого соединены с информационными входами промежуточного регистра, вход сброса которого соединен с управл ющим входом преобразовател и с входом записи сдвигового регистра, информационные входы которого соединены с информационными входами преобразовател , выход младшего разр да первой тетрады сдвигового регистра соединен с входом младшего разр да первой группы входов первого блока суммировани , отличающийс тем. что, с

целью повышени быстродействи , в нем ны с второй группой входов первого блока выходы промежуточного регистра соедине- суммировани .