SU1649533A1

SU1649533A1 - Устройство дл сортировки чисел

Info

Publication number: SU1649533A1
Application number: SU894698019A
Authority: SU
Inventors: Владимир Петрович Карелин; Вячеслав Филиппович Гузик; Сергей Юрьевич Фомин; Дмитрий Михайлович Чехов
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1989-05-29
Filing date: 1989-05-29
Publication date: 1991-05-15

Abstract

Изобретение относитс к автоматике и вычислительной технике. Цель изобретени - расширение области применени за счет обеспечени параллельного ввода сортируемых чисел. Устройство содержит управл ющий регистр 1, элементы запрета 2, 3 и m узлов анализа (УА) 4 - 4m(m - количество сортируемых чисел). Каждый узел анализа содержит шинный формирователь 5, блок сравнени 6, комму з I8i ML

Description

Изобретение относитс к автоматике и вычислительной технике и может быть использовано в системах обработки данных.

Цель изобретени - расширение области применени за счет обеспечени параллельного ввода сортируемых чисел .

На чертеже представлена схема устройства.

Устройство содержит управл ющий регистр 1, элементы 2 и 3 запрета и m узлов 4 анализа (т - количество сортируемых чисел).

Каждый узел анализа образуют шинный формирователь 5, блок 6 сравнени , коммутаторы 7 и 0, регистр 9, элемент И 10, элементы ИЛИ 11 и 12, шину 13,J ввода-вывода 1-го сортируемого числа (i 1, 2, ..., m). Устройство содержит также вход 14 записи , тактовый вход 15, информационный выход 16, выход 17 окончани работы, входы, и выходы наращивани устройства .

Устройство работает следующим образом .

На шины 13 -1Зщодновременно поступает m сортируемых чисел и сигналом по входу 14 через соответствующие шинные формирователи 5 и комутаторы 8 записываютс в регистры 9 узлов 44-4т анализа, регистр 1 обнул етс (не показано). Затем сигнал с входа 14 снимаетс , а на входе 18 устанавливаетс код минимального возможного числа. В каждом из узлов анализа 4J коммутатор 7 выбирает болшее из двух чисел: поступившее с выходов коммутатора 7 предыдущего узла анализа 4j и хран щеес в регистре 9,. В результате на выходе 16 устройства формируетс код максимального из чисел, записанных в регистры 9

0

5

0

5

0

5

0

5

устройства. Это число пЪд воздействием тактового импульса по входу 15 записываетс в регистр 9 узла 4{. Одновременно число, хран щеес в регистре 9 этого узла, переписываетс в регистр 9 узла 4г и т.д. вплоть до того узла анализа 4, в регистре 9 которого находилось выделенное максимальное число . В этом узле 4 на выходе блока 6 сравнени имеетс О, который поступает на вход цепочки элементов И 10, что предопредел ет нулевой сигнал на входах разрешени записи Увсех регистров 9 узлов анализа 4р дл (5 #. В узт лах 4р,р К, на входах разрешени записи V регистров 9 присутствует потенциал 1. Тем же тактовым сигналом с входа 15 содержимое регистра 1 сдвигаетс в сторону старших разр дов, а в младший разр д записываетс единица .

После i тактов в i младших разр дах регистра 1 записаны единичные значени , которые поступают на входы элементов ИЛИ 12 соответствующих узлов 4jj-4j. Это приводит к тому, что уже выделенные и записанные в регистры 9 узлов j i максимальных чисел не принимаютс во внимание при поиске очередного (i-M)-ro по величине числа. На выходах элементов ИЛИ 11 этих узлов анализа присутствует сигнал , который вызывает перезапись чисел , наход щихс в регистрах 9.

Claims

После m тактов на выходе ш-го разр да регистра 1 и на выходе 17 окончани работы устройства формируетс сигнал 1, а в регистрах 9 узлов 4,-4m находитс исходный массив чисел , отсортированный в пор дке возрастани . Формула изобретени

Устройство дл сортировки чисел, со держащее регистр управлени и m

узлов анализа, где тп - количество сортируемых чисел, каждый узел анализа содержит регистр, первый коммутатор , блок сравнени - и элемент И, причем в каждом блоке анализа информационные входы первой и второй групп первого коммутатора и блока сравнени попарно объединены, отличающеес тем, что, с целью расширени области применени путем (обеспечени параллельного ввода сортируемых чисел, оно содержит два элемента запрета, а каждый узел анализа содержит второй коммутатор, шинный формирователь и два элемента ИЛИ, причем тактовый вход устройства соединен с пр мым входом первого элемента запрета, выход которого соединен с

9533 . 6

ввода-вывода второй группы шинного формировател соединены с информационными входами первых групп первого и второго коммутаторов и выходами соответствующих разр дов регистра, выход блока сравнени и выход 1-го разр да регистра управлени соединены соответственно с первым и вторым

JQ входами второго элемента ИЛИ того же узла анализа, выход этого элемента ИЛИ соединен с управл ющим входом первого коммутатора и первым входом элемента И, выход первого элемента

J5 ИЛИ и выходы второго коммутатора соединены соответственно с входом разрешени записи и информационными входами регистра того же узла анализа, выходы первого коммутатора первого

входами синхронизации регистров всех 20 узла анализа вл ютс информационныузлов анализа и с пр мым входом второго элемента запрета, выход которого соединен с входом сдвига и входом установки в единичное состо ние регистра управлени , выход старшего разр да которого вл етс выходом окончани работы устройства и соединен с инверсным входом первого элемента запрета, вход записи устройства соединен с инверсным входом второго элемента запрета, первыми входами первых элементов ИЛИ всех узлов анализа , входами управлени третьим состо нием регистров всех узлов анализа и управл ющими входами шинных формирователей и вторых коммутаторов всех узлов- анализа, в каждом i-м узле ана- , лиза, где i 1, 2, ..., m, шины ввода-вывода первой группы шинного формировател вл ютс шинами ввода- вывода i-й группы устройства, шины

5

0

5

0

ми выходами устройства и соединены с информационными входами второй грУп- пы второго коммутатора первого узла анализа, вход логической единицы устройства соединен с вторыми входами элемента И и первого элемента ИЛИ первого узла анализа, информационные входы первой и второй групп первого коммутатора j-ro узла анализа , где j 1 2, ..., (m-1), подключены соответственно к входам второй группы второго коммутатора и выходам первого коммутатора (j+1)-ro узла анализа, выход элемента И j-ro узла анализа соединен с вторыми входами элемента И и первого элемента ИЛИ (j+1)-ro узла анализа, первый и второй входы первого коммутатора и выход элемента И т-го узла анализа вл ютс соответственно входами и выходом наращивани устройства.