Формула изобретения
Устройство для сортировки чисел, содержащее К регистров, К схем сравнения, где К - количество сравниваемых чисел, К групп элементов 14, счетчик, дешифратор, регистр результата, группу управляющих элементов И, группу триггеров, две группы элементов ИЛИ, узел выбора опорного адреса. причем выходы разрядов регистра результата соединены с информационными входами регистров группы, выходы разрядов которых соединены с первыми входами соответствующих элементов И соответствующих групп и первыми группами входов соответствующих схем сравнения, выходы равенства которых соединены с первыми входами соответствующих управляющих элементов И группы, вторые входы которых соединены с прямыми входами соответству9 ющих триггеров группы, а выходы соединены с первыми входами соответствующих элементов ИЛИ первой группы, вторые входы которых соединены с выходами неравенства соответствующих схем сравнения, а 5 выходы соединены с соответствующими входами счетчика, 1-й выход дешифратора (i = 0, 1 ,.,.,Κ) соединен с первым входом i-ro элемента ИЛИ второй группы, прямой выход J-ro триггера группы (J = 0, 1.....К-1) сое- 10 динен с j-м входом узла выбора опорного адреса, а инверсный выход j-ro триггера группы соединен с 0-К)-м входом узла выбора опорного адреса, отличающееся тем, что, с целью повышения быстродейст- 15 вия и упрощения устройства, оно содержит буферный регистр, элемент ИЛИ, два элемента И, группу элементов’ И-ИЛИ, третью группу элементов ИЛИ, вторую и третью группы управляющих элементов И, 20 два элемента НЕ, вторую группу триггеров, элемент задержки, регистр максимального числа, триггер, элемент И-ИЛИ, дополнительную группу элементов И, причем выход переполнения счетчика соединен с первым 25 входом первого элемента И, элемента ИИЛИ, входом установки в 0 триггера и инверсным входом синхронизации дешифратора, информационные входы которого соединены с выходами разрядов счетчика, а 30 i-й выход соединен с первыми входами первого элемента И i-ro элемента И-ИЛИ группы и i-ro управляющего элемента И третьей группы, второй вход которого соединен с инверсным выходом Ι-го триггера второй 35 группы, а выход соединен с первым входом i-го элемента ИЛИ третьей группы и i-м входом элемента ИЛИ, выход которого соединен с первым входом элемента И и через элемент НЕ с первым входом второго эле- 40 мента И и входом запуска узла выбора опорного адреса, i-й выход которого соединен с первым входом i-ro элемента ИЛИ второй группы, информационным входом 1-го триггера второй группы и вторым входом. 1-го 45 элемента ИЛИ третьей группы, выход кото рого соединен с вторыми входами элементов И I-й группы, выходы которых соединены с первыми входами элементов И дополнительной группы и информационными входами буферного регистра, выходы разрядов которого соединены с информационными входами регистра результата и входами второй группы схем сравнения, выходы элементов И дополнительной группы соединены монтажным ИЛИ с выходами разрядов регистра результата и с информационными входами регистра максимального числа, вход разрешения записи которого соединен с выходом элемента И-ИЛИ, первый вход второго элемента И которого соединен с прямым выходом триггера, а второй вход является входом тактовых импульсов устройства и соединен с вторыми входами первого и второго элементов И, входом элемента задержки, входом разрешения записи буферного регистра и через второй элемент НЕ с входом разрешения выдачи регистра результата, выход второго элемента И соединен с входами синхронизации триггеров второй группы, прямой выход i-ro триггера второй группы соединен с первым входом второго элемента И i-ro элемента И-ИЛИ группы, выход которого соединен с входом разрешения записи i-ro регистра, вторые входы вторых элементов И элементов И-ИЛИ группы соединены с выходом первого элемента И, первый выход элемента задержки соединен с вторыми входами первых элементов И элементов И-ИЛИ группы, вторым входом первого элемента И элемента И-ИЛИ и первыми входами элементов И второй группы, вторые входы которых соединены с выходами соответствующих элементов И второй группы, а выходы - с. входами установки в О соответствующих триггеров первой группы, третий выход элемента задержки соединен с вторыми входами элементов И дополнительной группы, второй выход элемента задержки подключен к входу разрешения записи регистра результата.
Фиг.2
Фиг.З