SU1117631A1 - Устройство дл сортировки чисел - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СОРТИРОВКИ ЧИСЕЛ, содержащее п регистров, п схем сравнени , группы элементов И, счетчик , регистр, результата, причем выходы каждого i-ro регистра, где ,2... п, соединены с информационными входами первой группы i-и схемы сравнени  и элементов И i-й группы, выходы которых подключены к входам i-й группы регистра результата, выходы которого соединены с информационными входами второй группы всех схем сравнени , отличающеес  тем, что, с целью повышени  быстродействи , в него введены два дешифратора , второй счетчик, регистр адреса, дополнительна  схема сравнени , до полнительные группы элементов И, п триггеров, 2п элементов ИЛИ, (п+1) элементов задержки, узел блокировки причем каждый i-й выход первого дешифратора соединен с управл ющими входами элементов И i-й группы, эле-и ментов И первой i-й дополнительной группы и первым входом первого i-ro элемента ИЛИ, второй вход которого соединен с i-м выходом второго дешифратора с управл ющими входами элементов И второй i-й дополнительной группы и через i-й элемент задержки с управл ющими входами элементов И третьей i-й дополнительной группы, выход первого i-ro элемента ИЛИ подключен к входу установки в единичное состо ние i-ro триггера, единичный выход которого соединен с i-M входом узла блокировки и первым входом i-ro элемента И четвертой группы, второй вход которого подключен к выходу равенства i-й схемы сравнени  , а выход - к первому входу второго i-ro элемента ИЛИ, второй вход которого соединен с выходом неравенства i-й схемы сравнени , а выход с i-M входом первого счетчика, выходы которого соединены с информационными- входами соответствующих элементов И п той группы и входами первой группы дополнительной схемы сравнени , входы второй группы которой соеданены с соответствующими входами первого дешифратора и выходами регистра адреса, входы которо го подключенц к выходам элементов И шестой группы, входы Kotopbix сйеди нены с выходами второго счетчика, входы которого соединены с выхода ми узла блокировки, выход равенства а &о дополнительной схемы сравнение подклю чен к управл ющим входам элементов И шестой г руппы, а выход неравентства к управл юп4им входам элементов И п той группы, выходы которых соединены с соответствующими входами второго дешифратора , выходы i-ro регистра соединены с информационными входами . соответствующих элементов И второй i-й дополнительной группы, ходы которых соединеЕШ с -информационными входами соответствуювснх элементов И всех первых дополнительных групп, шина такто вых импульсов устройства

Description

подключена к синхронизирующему входу первого дешифратора и через (п+1)-Й элемент задержки к синхронизирующе му входу второго дешифратора.

2. Устройство по П.1, о т л и чающеес  тем, что узел блокировки содержит (п-1) элементов И, причем первый вход узла блокировки {Соединен с его первым и вторым выхоМ7631

дамй, j-й вход узла блокировки, где ,3...n, соединен с первым входом (j-iO-ro элемента И, второй вход которого соединен с j-м выходом узла блокировки, выход К-го элемента Ijj, где К 1,2... (п-2), соединен С вторым входом (К+1)-го элемента И, выход (n-l)-ro элемента И  вл етс  п-м выходом узла блокировки.

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в специали ированных вычислительнБШ машинах и устройствах обработки данных дл  упор дочени  произвольных массивов чисел. Известно устройство дл  сортиров ки чисел, содержащее m регистров, выходы которых соединены с входами схем сравнени , другие вхрды которы подключены к выходам регистра резул тата, выходы схем сравнени  соедине ны через переключатель с входом эле мента ИЛИ, элементы И, триггер, узлы запрета и временной распределитель D3 Недостатком этого устройства  вл етс  низкое быстродействие. Наиболее близким по Фехнической СУ1ЦНОСТИ к предлагаемому  вл етс  устройство дл  сортировки чисел, содержащее распределитель импульсов п регистров, п схем сравнени , груп шы элементов И;счетчик, сумматор, регистр результата, причем выходы кайвдого i-ro регистра, где ,2,.. П, соединены с информационными входами первой группы схемы сравнени  и i-й группы элементов И, выходы которых подключены к входам i-й группы регистра результата, а каждый i-й выход распределител  импульсов соединен с управл ющим входом элементов И i-й группы, выходы регистра результата подключены к информационным входам второй группы .всех схем сравнени  к к информацион ным входам первых выходных элементо И группы, выход каждой i-й схемы сравнени  соединен с i-м входом C4e чика, выходы которых подключены к входам первой группы сумматора, вхо ды второй группы которого соединенны с входными шинами-устройства, а выходы - с информационными входами выходных элементов И второй группы элементов , управл ющие входы выходных элементов И первойи второй групп 1подключены к управл ющей шине устройства 2 . Однако известное устройство имеет р д недостатков. Во-первых, дл  формировани  отсортированного массива чисел требуетс  п обращений к запоминающему устройству, что приводит к существенной зависимости от быстродействи  и работы последнего. Во-вторых , сортировка всего исходного массива чисел требует п тактов сравнени , тогда как уже после (п-1) такта можно сделать заключение о месте п-го числа в отсортированном массиве. Цель изобретени  - повыщение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в устройство дл  сортировки чисел , содержащее п регистров, п схем сравнени , группы элементов И, счетчик , регистр результата, причем выходы каждого i-ro регистра, где ,2,..,,п, соединены с информационными входами первой группы i-й -схемы сравнени  и элементов И i-й группы, выходы которых подключены к входам i-й группы регистра результата, выходы которого соединены с информационными .входами второй группы всех схем сравнени , введены два дешифратора, второй счетчик, регистр адреса, дополнительна  сзсема сравнени ,дополнительные группы элементов И, п триггеров, 2п элементов. ИЛИ, (п+1) элементов задержки, узел блокировки, причем каждый {.-и выход первого дешифратоpa соединён с управл ющими входами элементов И 1-й группы, элементов И первой 1-и дополнительной группы и первым входом первого i-го элемен та ИЛИ, второй вход которого соединен с-1 -м выходом второго дешифратора с управл ющими входами элементов И второй 1 -и дополнительной гру и 4jpe4 1 й элемент задержки с управл ющими входами элементов И тертьей 1-и дополнительной группы, выход первого i-го элемента ИЛИ подключен к входу установки в единич ное состо ние.1-го триггера, единичный выход которого соединен с i -м входом узла блокировки и первым входом i -го элемента И четвертой группы , второй вход которого подключен к выходу равенства i-и схемы сравнени , а выход - к первому входу второго 1 -го элемента ИЛИ, второй вход которого соединен с выходом неравенства i-и схемы сравнени , а выход с «-м входом первого счетчика, выходы которого соединены с информационн ми входами соответствующих элементо И п той группы и входами первой груп пы дополнительной схемы сравнени , входы второй группы которой соединены с соответствующими входами первог дешифратора и выходами регистра адреса , входы которого подключены к выходам элементов И шестой группы, входы которых соединены с входами второго счетчика, входы которого сое динены с выходами узла блокировки, выход равенства дополнительной схемы сравнени  подключены к управл ющим входам элементов И шестой группы, а выход неравенства - к управл ющим входам элементов И п той группы, выходы которых соединены с соответствующими входами второго дещифратора , выходы 1-го регистра соединены с информационными входами соответствующих элементов И второй i -и дополннтельной группы, выходы которых соединены с информационными входами соответствующих элементов И всех пер вых дополнительных групп, шина такто вых импульсов устройства подключена к синхронизирующему входу первого дешифратора и через (п+1)-й элемент задержки к синхронизирующему входу второго дешифратора. Узел блокировки содержит (п-1) элементов И, причем первый вход узла блокировки соединен с его первым и вторым выходами, i-и вход узла бло кировки, где 2,3..,.,п, соединен с первым входом (j-I) элемента И, i второй вход которого соединен с j -м выходом узла блокировки, выход К-го элемента И, где 1,2,..., (п-2), соединен с вторым входом (kfl)-ro элемента И, выход (п-1)-го элемента И  вл етс  п м выходом узла блокировки , На фиг.1 представлена блок-схема устройства; на фиг.2 - схема узла блокировки. I Устройство содержит Г) регистров 1, схем 2 сравнени , группу 3 эЛемен- тов И, счетчик 4, регистр 5 результата , дешифраторы 6 и 7, счетчик 8, -9 адреса, дополнительную схему 10 сравнени , группы 11-16 элементов И, П тригерров 17 по /fl элементов ИЛИ 18 и 19, И элементов 20 задержки, узел 21 блокировкиj элемент 22 задержки, шину тактовых импульсов 23 устройства . Узел 21 блокировки содержит эле- менты И 24. Сигнал меньше на выходе схемы 2 сравнени  по вл етс  в том случае, если число в регистре 1 меньше числа , записанного в регистр 5 результата , и равно на выходе в том случае, если числа равны. Триггер 17 решает двойственную задачу:. Установленный в единичное состо ние, он показывает, что,данное число уже участвовало в сравнении , а также вместе с элёмеитами И 14 и ИЛИ 19 обеспечивает правильное формирование отсортированного массива при наличии одинаковых чисел. Регистр 9 адреса предназначен дл  хранени  адреса числа в исходном массиве, сравниваемого в текущем такте со всеми. Устройство работает следующим образом . В регистр 1 занос т сортируемое . числа, регистр 5 результата, триггеры 17 устанавливаютс  в нуль, регистр 9. адреса в единичное состо ние (не показано ) . После этого устройство готово к сортировке чисел в пор дке возрастани . При подаче первого тактового сиг- . нала на синхронизирующий вход депшфратора 6 происходит расшифровка адреса и по вл етс  сигнай на первом (верхнем) выходе дешифратора. При этом устанавливаетс  в бдининное состо ние верхний триггер ,17, подготав

лишаютс  элементы И 11 и открываетс  группа элементов И 3. Число из верхнего регистра 1 перезаписываетс  в регистр 5 результата и сравниваетс  со всеми сортируемыми числами в схемах 2 сравнени . Счетчик 4 подсчитыг

вает количество схем сравнени , имеющих сигнал на своем выходе. ТаКИМ образом определ етс  истинный адрес данного числа в отсортированном массиве.В схеме 10 сравнени  происходит его сравнение с адресом числа в исходном массиве.

При неравенстве адресов сигнала по вл етс  на инверсном выходе схемы 10, по которому открываютс  элементы И 15 и код с выхода счетчика / поступает на дешифратор 7,на синхронизирующий вход которого подаетс  задержанный в элементе 22 задержки управл ющий сигнал. При этом на выхо .де дешифратора 7, соответствукицем истинному адерсу, по вл етс  сигнал, по которому устанавливаетс  в единичное состо ние соответствующий триггер 17, открываетс  группа элементов И 12 и число из этого регистр записываетс  в верхний регистр 1. По задержанному в элементе 20 задержки сигналу число регистра 5 результата записываетс  на свое место в отсортированном массиве чисел . Таким образом, числа мен ютс  местами, изменение содержимого регистра 9 адреса не происходит.

Параллельно с определением истинного адреса числа в счетчике 4 подготавливаетс  адрес следующего по пор дку числа, не участвовавшего еще в сравнении. Нулевой сигнал с ближайшего по пор дку триггера 17, поступа  на соответствующий элемент И 24 узла 21 блокировки, блокирует работу последующих. Тогда на счетчик 8 с выходов узла 21 поступает только раздвоениый единичный сигнал с пер63I«

вого триггера 17. Счетчик 8 подсчитывает количество единичных сигналов. При равенстве значений счетчика 4 и регистра 9 адреса по вл етс  сигнал на пр мом выходе схемы 10 сравнени , по которому открываютс элементы И 16 и в регистр 9 адреса со счетчика 8 записываетс  адрес следующего подлежащего проверке числа.

Хот  на синхронизирующий вход дешифратора 7 поступает управл ющий сигнал , нулевые уровни на его входе к выработке выходных сигналов не привод т .

Второй такт работы устройства начинаетс  с подачи второго тактового сигнала на вход 23 устройства. При этом по вл етс  сигнал на выходе дешифратора 6,;соответствующий со-.

держимому регистра 9, по которому открываетс  соответствующа  группа элементов ИЗ, вследствие чего в, регистр 5 результата перезаписываетс  число из регистра 1. Дальнейша 

работа устройства аналогична рассмотренному вьше.

После того, как устройство отработает (п-1) тактов,, в регистрах 1, начина  с первого находитс  отсортированный массив чисел, так как положение li -го числа однозначно соответствует его и.стинному адресу.

. Далее по внешнему запросу числа вывод тс  из устройства.

Дл  сортировки чисел и пор дке убывани  необходимо в регистры 1 записать известные значени  кодов сортируемых чисел.

Использование предлагаемого устройства позвол ет повысить его быстродействие на один такт; фор Dиpoвaниe сортировочного массива чисел происходит независимо, без послетактовых обращений к запоминающему

устройству, что позвол ет потом вывести массив, за один сеанс обмена.

Claims (2)

1. УСТРОЙСТВО ДЛЯ СОРТИРОВКИ ЧИСЕЛ, содержащее η регистров, η схем сравнения, группы элементов И, счетчик, регистр, результата, причем выходы каждого i-ro регистра, где 1=1,2... п, соединены с информационными входами первой группы i-й схемы сравнения и элементов И i-й группы, выходы которых подключены к входам i-й группы регистра результата, выходы которого соединены с информационными входами второй группы всех схем сравнения, отличающееся тем, что, с целью повышения быстродействия, в него введены два дешифратора, второй счетчик, регистр адреса, дополнительная схема сравнения, дополнительные группы элементов И, η триггеров, 2п элементов ИЛИ, (п+1) элементов задержки, узел блокировки причем каждый i-й выход первого дешифратора соединен с управляющими входами элементов И i-й группы, эле-й ментов И первой i-й дополнительной группы и первым входом первого i-ro элемента ИЛИ, второй вход которого соединен с i-м выходом второго дешифратора с управляющими входами элементов И второй i-й дополнительной группы и через i-й элемент задержки с управляющими входами элементов И третьей i-й дополнительной группы, выход первого i-ro элемента ИЛИ под ключен к входу установки в единичное состояние i-ro триггера, единичный выход которого соединен с i-м входом узла блокировки и первым входом i-ro элемента И четвертой группы, второй вход которого подключен к выходу равенства i-й схемы сравнения , а ’ выход - к первому входу второго i-ro элемента ИЛИ, второй вход которого соединен с выходом неравенства i-й схемы сравнения, а выход с i-M входом первого счетчика, выходы которого соединены с информационными- входами соответствующих элементов И пятой группы и входами первой группы дополнительной схемы сравнения, входы второй группы которой соединены с соответствующими входами первого дешифратора и выхо- е дами регистра адреса, входы которо- ^е го подключены к выходам элементов И шестой группы, входы которых с0ёДй^аг м йены с выходами второго счетчика, входы которого соединены с выходами узла блокировки, выход равенства дополнительной схемы сравнения подклю< чен к управляющим входам элементов И шестой Группы, а выход неравентства к управляюп(им входам элементов И пятой группы, выходы которых соединены с соответствующими входами второго дешифратора, выходы i-ro регистра соединены с информационными входами .соответствующих' элементов И второй i-й дополнительной группы, ^ходы которых соединены с информационными входами соответстквуюидих элементов И всех первых дополнительных групп, шина тактовых импульсов устройства >

   подключена к синхронизирующему входу первого дешифратора и через (п+1)-Й элемент задержки к синхронизирующе♦ му входу второго дешифратора.
2. 2. Устройство по п.1, о т л и чающееся тем, что узел блокировки содержит (η-l) элементов И, причем первый вход узла блокировки ! соединен с его первым и вторым выхо

   11J7631 . . *· -- - .

   дами, j-й вход узла блокировки, где j=2,3...*n, соединен с первым входом (j-4)-ro элемента И, второй вход которого соединен с j-м выходом узла блокировки, выход К-го элемента Ид где К»1,2...(п-2), соединен 0 вторым входом (К+1)-го элемента И, выход (n-l)-ro элемента И является п-м выходом узла блокировки.