SU1132294A1 - Устройство дл моделировани канала св зи - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ КАНАЛА СВЯЗИ, содержащее последовательно соединенные генера тор случайного кода, блок задани  законов распределени i первый коммутатор и первый блок пам ти, выходы которого  вл ютс  выходами устройства и подключены соответственно к входам первой группы второго коммутатора , втора  группа входов которого подключена соответственно к второй rpyime выходов блока задани  законов распределени , блок задани  законов распределени  состоит из идентичных .узлов, каждый из которых содержит группу регистров, группу сумматоров, первую и вторую группы элементовИ, группу схем сравнени , в каждом узле выходы первого регистра группы соединены с первыми входами соответствующих элементов И первой группы, выходы k-ro регистра группы ( К 2,N ) соединены соответственно с входами первой группы (k-l)-ro сумматора группы, втора  группа входов первого сумматора группы соединена соответственно с выходами первого регистра группы, втора  группа входов М -го сумматора группы ( М 2, N -1) соединена соответственно с выходами (М-1)-сумматора группы, выходы всех сумматоров группы подключены к первым входам соответствующих элементов И первой группы, выходы которых соединены с входами первой группы соответствующих схем сравнени  группы, выход К -и схемы сравнени  группы соединен с пр мым входом ( К -1)-го элемента И второй группы, выход Р -и схемы сравнени  группы ( Р 1, N -1) подключен к Р -м инверсным входам элементов И второй группы с номе (Л ром , большим Р, выход первой схемы сравнени  группы и выходы элементов И второй группы  вл ютс  COOT- . ветствующими выходами узла блока задани  законов распределени , одноименные выходы всех узлов блока задани  законов распределени  объединены и  вл ютс  соответствуюпшм выходом со ьо to со ь« первой группы блока .задани  законов распределени , второй группой выходов которого  вл йтс  выходы регистров группы всех узлов, а первой группой входов - блока задани  законов распределени   вл етс  втора  группа входов всех схем сравнени  группы, отличающеес  тем, что, с целью ра&ширени  функциональных возможностей устройства путем обеспечени  возможности идентификации характеристик канала св зи, оно дополнительно содержит блок задержки, третий и четвертый коммутаторы, формирователь импульсов , второй и третий блоки пам ти.

Description

схему сравнени  кодов, блок перел счета веро тностей и блок зтравлени , состо щий из последовательно соединенных первого элемента ИЛИ, первого триггера, генератора тактовых импульсов и расгфеделител  импульсов , выход переполнени  которого подключён к другому входу первого триггера, второго, третьего и четвертого элементов ИЛИ, формировател  импульса сброса, двух групп элементов И и второго-триггера, перва  группа выходов распределите  импульсов соединена с соответствующими входами второго элемента ИЛИ, первой грзтппой входов третьего коммутатора и первыми входами элементов И первой группы, втора  группа выходов распределител  импульсов соединена соответственно с входами первой группы четвёртого коммутатора и первыми входами элементов И второй группы, выходы элементов И первой и второй групп подключены к входам соответственно третьего и четвертого элементов ИЛИ, выходы которых соединены с первым и вторым входами второго триггера соответственно , выход второго элемента ИЛИ . соединен с входом формировател  импульсов сброса, выход которогоподключен к входу сброса блока пересчета веро тностей, первый и второй управл ющие входы которого соединены соответственно с первым и вторым выходами второго триггера блока управлени , вторые входы одноименных элементов И первой и второй групп блока управлени  объединены и подключены к одноименному выходу .первого блока пам ти, выходы первого блока пам ти подключены к вторым входам элементов И первой группы соответствующего узла блока задани  законов распределени  и входам блока задержки, выгходы которого подключены соответственно к входам третьей грутшы второго коммутатора и входам второй группы третьего и четвертого коммутаторов, выходы четвертого коммзтатора соединены соответственно с входами регистров блока заданий законов распределени , втора  группа выходов которого подключена соответственно к входам третьей группы третьего коммутатора, выходы которого и выходы второго коммутатора подключены соответственно к первым и вторым группам информационных входов блока пересчета веро тностей, выходы которого соединены соответственно с третьей группой входов четвертого коммутатора, вход генератора случайного кода,  вл ющийс  тактовым входом устройства , соединен с тактовым входом певого блока пам ти и входом формировател  импульсов, выход которого соединен.с. входами записи второго и третьего блоков пам ти, информационные входы которых  вл ютс  соответствзтощими информационными входами устройства, а выходы подключены к соответствукйцим входам схемы сравнени  кодов, первый и второй выходы которой соединены соответственно с входами первого элемента ИЛИ блока управлени  и первьм и вторым переключающими входами блока пересчета веро тностей, а блок пересчета веро тностей содержит восемь групп элементов И и четыре арифметических узла, входы сброса которых объединены и  вл ютс  входом сброса блока , выходы арифметически ;: узлов  вл ютс  выходами блока, первые входы элементов И первой, второй, третьей и четвертой групп объединены и  вл ютс  первым управл кщим входом блока, первые входы элементов И п той, шестой, седьмой и восьмой групп объединены и  вл ютс  вторым управл ющим входом блока, вторые входы элементов И первой, второй, п той и шестой групп объединены и  вл ютс  первым переключающим входом блока, вторые входы элементов И третьей, четвертой, седьмой и восьмой групп объединены и  вл ютс  вторым переключающим входом блока, третьи входы одноименных элементов И первой, третьей, п той к седьмой групп элементов И объединены и  вл ютс  соответствзгющим взсодом первой группы информационных входов блока, третьи входы одноименных элементов И второй,.четвёртой, шестой и восьмой групп элементов И объединены и  вл ютс  соответствукйцим входом второй группы информационных входов блока, выходы элементов И- первой и второй групп соединены соответственно с информационными входами первого арифметического узла, выходы элементов И третьей и четвертой групп соединены соответственно с информационными входами второго арифметического узла, выходы элементов И п той и шестой групп соединены соответствен но с информационными входами третьего- арифметического узла, а выходы элементов И седьмой и восьмой групп соединены соответственно с информационными входами четвертого арифметического узла. 2. Устройство по п. 1 , отличающеес  тем, что первый и второй арифметические узлы блока пересчета веро тностей содержат последовательно соединенные первый регистр, умножитель, сумматор и делитель, выходы которого  вл ютс  выходами арифметического узла, другой вход сумматора подключен к выходу второго регистра, входы сбро .са умножител , сумматора и делител  объединены и  вл ютс  входом сброса арифметического узла, информационные входы умножител  и дели4 тел   вл ютс  соответствующими информационными входами арифметического узла. 3. Устройство по пп. 1 и 2, отличающеес  тем, что. третий и четвертый арифметические узлы блока пересчета веро тностей содержат последовательно соединенные первый регистр, первый умножитель , сумматор, делитель и второй умножитель, выходы которого  вл ютс  выходами арифметического узла , другие входы сумматора и второго умножител  подключены соответственно к выходам второго и третьего регистров, входы сброса первого и второго змножителей, сумматора и делител  объединены и  вл ютс  входом сброса арифметического узла, информационные входы первого умножител  и делител   вл ютс  соответствующими информационными входами арифметического узла.

Изобретение относитс  к вычислительной технике и может быть использовано как специальное вычислительное моделирующее устройство дл  индентификации стохастических характеристик канала передачи дискретной информации.

Известно устройство, содержащее блок задани  законов распределений, блок генерации случайного кода, . генератор тактовых импульсов, генератор случайного напр жени , элементы И и ИЛИ, блоки пам ти, элементов И и блока задани  времени ожидани , причем выход генератора тактовых импульсов соединен с первыми- входами элемента И и блока задни  времени ожидани , второй вход которого соединен с выходом генератора случайного напр жени , а третий - с первым входом блока элементов И, выходом элемента И и первым входом блока генерации случайного кода, вьгходы которого соединены с первыми входами блока задани  законов распределений, выходы которого соединены с вторьми входами блока элементов И, выходы которого.соединены с входами блока пам ти, выходы которого соединены с вторыми входами блока задани  закоча распределений и с четвертыми входами блока задани  времени ожидани , выходыкоторого соединены с выходными шинами и входами элемента ИЛИ, выход которого соединен с вторыми входами элемента И и блока генерации случайного кода lj

Однако данное устройство характеризуетс  недостаточными функциональными возможност ми дл  моделировани  функциональных каналов передачи дискретной информации вследствие отсутстви  возможностей анализа искажений кодовых комбинаций в процессе передачи и коррекции матрицы переходных веро тностей.

Наиболее близким к предлагаемому  вл етс  устройство9 содержащее последовательно соединенные генератор тактовых импульсов, элемент И, блок генерации случайного кода, блок задани  законов распределени , первый коммутатор, первый блок пам ти, второй коммутатор и блок задани  времени ожидани , выход которого

. 3 .

подключен к другому входу элемента И, выход генератора тактовых импульсов подключен к синхронизирующим входам блока задани  времени ожидани  и блока генерации соббщений, выходы которого соединены соответственно с входами блока анализа сообщений , вторыми входами соединенного с выходами первого блока пам ти, « блока задани  матрицы переходных веро тностей, выходы которого подклчены к другим входам блока задани  закона рарпределени , выход элемента И соединен с управл ющим входом первого коммутатора и блока генерации случайных интервалов времени, выходы которого соединены- с входами второй грзтпы второго коммутатора , треть  группа входов которого подключена к соответствующей группе выходов блока задани  законов распределени  Т

В процессе работы происходит определение переходных веро тностей (априорно незаданных), которые характеризуют марковский процесс. Однако известное устройство в силу ограниченности функциональных возможностей не может идентифицировать стохастические характеристики ка-, нала передачи дискретной информации так как нет возможности анализа существующих искажений кодов в канале . В то же врем  процесс передачи и искажени  кодовых комбинаций в канале  вл етс  марковским и его можно описать матрицей переходных веро тностей, элемент которой характеризует переход из состо ни  передачи кодов с i оши.бками всосгто ние передачи кодов с j ошибками .

Цель изобретени  - расширение функциональных возможностей путем идентификации характеристик каналов св зи.

Указанна  цель достигаетс  тем, что в устройство дл  моделирова7 ни  канала св зи, содержащее последовательно соединенные генератор случайного кода, блок задани  законов распределени , первый коммутатор и первый блок пам ти, выхо .ды которого  вл ютс  выходами устройства и подключены соответственно к входам первой группы второго коммутатора, втора  группа входов которого подключена соответственно

32294 . Л

к второй группе выходов блока задани  законов распределени , блок задани  законов распределени  состоит из идентичных узлов, каждьй из 5 которых содержит группу регистров, группу сумматоров, первую и вторую группы элементов И и группу схем сравнени , в каждом узле выходы «первого регистра группы соединены 0 с первыми входами соответствующих элементов И первой группы, выходы К-го регистра группы ( К 2,W ) соединены соответственно с входами первой группы (К Ото сумматора 5 группы, втора  группа входов первого сумматора группы соединена соответственно с выходами первого регистpia группы, втора  группа входов М-го сумматора группы ( М 2, N -1) 0 соединена соответственно с выходами (М-:1)-го сзлиматора группы, выходы всех сумматоров группы подключены к первым входам соответствующих элементов И первой группы, вы5 ходы которых соединены с входами первой группы соответствующих схем сравнени  группы, выход К-й схемы сравнени  группы соединен с пр мым входом (К -1)-го элемента И второй группы, выход Р -и схемы сравнени  группы (D 1,М -1)-подключен к Р-м инверсным входам элементов И второй группы с номером, большим Р, выход первой схемы сравнени  группы и выходы элементов И второй группы  вл ютс  соответствующими выходами узла блока задани  законов распределени , одноименные, выходы всех узлов блока задани  законов распределени  объединены и  вл ютс  0 соответствующим выходом первой группы блока задани  законов распреде . лени , второй группой выходов которого  вл ютс  выходы регистров группы всех узлов, а первой группой вхйдов блока задани  законов распределени   вл етс  втора  группа входов всех схем сравнени  группы, введены блок задержки, третий и четвертьй коммутаторы, формирова0 тель импульсов, второй и третий бло-ки пам ти, схему сравнени  кодов, блок пересчета веро тностей и блок управлени , состо щий из последовйтельно соединенных первого элемен5 та ИЛИ, первого триггера, генератора тактовых импульсов и распределител  импульсов, выход переполнени  которого подключен к другому в входу первого триггера, второго, третьего и четвертого элементов ИЛИ формировател  импульса сброса, двух групп элементов И и второго триггера , перва  группа выходов распределител  импульсов соединена с соот ветствующими входами второго элемен та ИЛИ, первой группой входов третьего коммутатора и первыми входами элементов И первой группы, втора  группа выходов распределител  импульсов соединена соответственно iC входами первой группы четвертого коммутатора и первыми входами элементов И второй группы, выходы элементор И первой и второй групп подключены к входам соответственно третьего и четвертого элементов ИЛИ выходы которых соединены с первым и вторым входами второго триггера соответственно, выход второго элемента ИЛИ соединен с входом формировател  импульсов сброса, выход которого подключен к входу сброса блока пересчета веро тностей, первый и второй управл ющий входы которого соединены соответственно с первым и вторым выходами второго триггера блока управлени , вторые входы одноименных элементов И первой и второй групп блока управлени  объединены и подключены к одно именному выходу первого блока пам  ти, выходы первого блока пам ти подключены к вторым входам элементов И первой группы соответствующего узла блока задани  законов распределени  и входам блока задер ки, выходы которого подключены соответственно к входам третьей груп пы третьего коммутатора и входам второй группы третьего и четвертого коммутаторов, выходы четвертого коммутатора соединены соответствен но с входами регистров блока задани  законов распределени , втора  группа выходов которого подключена соответственно к входам третьей группы третьего коммутатора, выходы которого и выходы второго комму татора подключены соответственно к первым и вторым группам информационных входов блока пересчета веро тностей , выходы которого соедииены соответственно с третьей груп пой входов четвертого коммутатора, вход генератора случайного кода,  вл ющийс  тактовым входом устройства , соединен с тактовым входом первого блока пам ти и входом формировател  импульсов, выход кото- рого соединен с входами записи второго и третьего блоков пам ти, информационные входы которых  вл ютс  соответствующими информационными входами устройства, а выходы подключены к соответствующим входам схемы сравнени  кодов, первьй и второй выходы которой соединены соответственно с входами первого элемента ИЛИ блока управлени  и первым и вторьм переключающим входами блока пересчета веро тностей, а блок пересчета веро тностей содержит восемь групп элементов И и четыре арифметических узла, входы сброса которых объединены и  вл ютс  входом сброса блока, выходы арифметических узлов  вл ютс  выходами блока, первые входы элементов И первой, второй, третьей и четвертой групп объединены и  вл ютс  первым управл ю1цим входом блока, первые входы элементов И п той, шестой, седьмой и восьмой групп объединены и  вл ютс  вторьм управ-, л ющим входом блока, вторые входы элементов И первой, второй, п той и шестой групп объединены и  вл ютс  первым переключающим входом блока , вторые входы элементов И третьей , четвертой, седьмой и восьмой групп объединены и  вл ютс  вто- рым переключающим входом блока, третьи входы одноименных элементов И первой, третьей, п той и седьмой групп элементов И объединены и  вл ютс  соответствующим входом первой группы информационных входов блока, третьи входы одноименных элементов И второй,четвертой, шестой и восьмой групп элементов И объединены и  вл ютс  соответствующим входом второй группы информационных входов блока, выходы элементов И первой и второй групп соединены соответственно с информационными входами первого арифметического узла, выхойы элементов И третьей и четвертой групп соединены соответственно с информационными входами второго арифметического узла, выходы элементов И п той и шестой групп соединены соответственно с информационными входами третьего арифметического узла, а вы7 .

ходы элементов И седьмой и восьмой групп с(ёдинены соответственно с информационными входами четвертого арифметического узла.

Первьй и второй арифметические - узлы .блока пересчета веро тностей содержат последовательно соединенные первый регистр, умножитель, сум .матор и делитель, выходы которого  вл ютс  выходами арифметического узла, другой вход сумматора подключен к выходу второго регистра, входы сброса умножител , сзт матора и делител  объединены и  вл ютс  входами сброса арифметического узла, информационные входы умножител  и делител   вл ютс  соответствующими информационными входами арифметичес1сого узла.

Третий и четвертый арифметически узлы блока пересчета веро тностей содержат последовательно соединенные первый регистр, первый умножитель , сумматор, делитель и второй умножитель, выходы которого  вл ютс  выходами арифметического узла, другие входы сзмматора и второго умножител  подключены соответственно к выходам второго и третьего регистров , входы сброса первого и второго умножителей, сумматора и делител  объединены и  вл ютс  входом сброса арифметического узла, информационные входы первого умножител  и делител   вл ютс  соответствующиг ми информационными входами арифметического узла.

На фиг. 1 приведена структурна  схема предлагаемого устройстваi на фиг. 2 - функциональна  схема одного узл блока задани  законов распределени , на фиг. 3 - функциональна  схема блока управлени J на фиг. 4 - структурна  схема блока пересчета переходных веро тностейJ на фиг. 5 - фзнкциьнальна  схема первого арифметического узла J на .фиг. 6 - функциональна  схема второго арифмети еского узла.

Структурна  схема устройства содержит тактовьй вход 1, формирователь 2 импульсов, представл ющий собой дифференцирующую цепь с диодом и вьщел ющий задний фронт импульса генератор 3 случайного кода, первый коммутатор 4, блок 5.задани  законов распределений, выходы 6 устройства , блок 7 задержки, второй ком32294 .

мутатор 8, блок 9 управлени , первьй блок пам ти 10, третий коммутатор 11, четвертый коммутатор 12, блок 13 пересчета веро тностей, схе5 му 14 сравнени  кодов, второй 15 третий 16 блоки пам ти, представл ющие собой регистры, а также информационные входы 17 и 18. «. Каждьй узел блока 5 задани  зако10 нов распределени  (фиг. 2) содержит группу, схем 19 сравнени , первую 20 и вторую 21 группы элементов И, группу регистров 22, группу сумматоров 23.

15 Блок 9 управлени  (фиг. 3) содержит первьй элемент ИЛИ 24, первьш триггер 25, генератор 28 тактовых импульсов, распределитель 27 импульсов , второй элемент ИЛИ. 28, форми0 рователь 29 импульсов сброса, первую 30 и вторую 31 группы элементов И, третий 32 и четвертьй 33. элементы ИЛИ, второй триггер 34, выход 35 сброса, первьй 36 и второй 37

5 управл ющий выходы.

Блок 13 пересчета (фиг. 4) веро тностей содержит первьй 38 и второй 39 переключающий входы первую восьмую группы 40-47 элементов И

0 первьй - четверд-ьй арифметические .узлы 48-51.

Первьй 48 и второй 49 арифметические узлы содержат (фиг. 5) первьй регистр 52, умножитель 53, сумматор 54, делитель 55 и второй регистр 56,

Третий 50 и четвертьй 51 арифме . тические узлы содержат (фиг. 6) первьй регистр 57, первьй умножитель

Q 58, сумматор 59, делитель 60, второй умножитель 61, второй 62 и третий 63 регистры.

Устройство работает следующим образом.

- По первому входу 1 подаютс 

тактовые сигналы, период следовани  которых определ етс  временем передачи одной кодовой комбинации по каналу св зи, т.е. длина периода

0 равна произведению длины передаваемого кода на длительность элементарного импульса. Передаваема  в канал св зи кодова  комбинаци  записываетс  по вторым входам 17 во

5 второй блок пам ти 15, а прин та  из канала св зи кодова  комбинаци  записываетс  по третьим входам 18 в третий блок пам ти 16. Принцип действи  устройства строитс  на ба зе веро тностного автомата с перестраиваемой структурой и его спосо бе функционировани . Известно, что формально веро тностный автомат с перестраиваемой структурой описыва с  функцией переходов , заданной в виде матрицы переходных веро тностей , и функцией выходов, котора  дл  данного случа  однозначно опре дел етс  состо ни ми автомата. Про цесс передачи и искажени  сообщений в канале св зи также  вл етс  марковским и может быть промоделирован на  зыке веро тностного авто мата, т.е. описан матрицей переход ных веро тностей, элемент P|j кото рой есть веро тность перехода из состо ни  передачи с i ошибками в кодовой комбинации в состо ние передачи с j ошибками на последующем такте. Веро тностный автомат взаимодей ствует с внешней средой, вьщава  управл ющие воздействи , и получает от среды сигналы Штраф и Поощрение . В зависимости от этих си налов происходит пересчет элементов матрицы переходных веро тностей оптимальным образом, т.е. автомат вырабатьшает оптимальные сиг налы управлени  и мен ет дл  дости жени  этой цели структуру матрищ.. Полученна  матрица  вл етс  модель среды, в которой работал автомат. Таким образом, примен   автомат с перестраиваемой структурой дл  про цесса управлени  выбором помехоустойчивого кода, можно идентифицировать неизвестные коэффициенты матрицы переходных веро тностей, котора  будет моделью канала передачи дискретной информации и определит его стохастические характери тики. I Пусть в начальный момент времени в регистрах , блока 5 задани  законов распределени  записа ны любые величины веро тностей PJ: (i, j 1, п) матрицы Р причем веро тности в каждой строке нормированны по величине. Алгоритм работы устройства в целом определ етс  следующим образом . Синхронизаци  работы блоков устройства производитс  импульсами тактовой частиты, подаваемыми на вход 1. Предположим, что в момент t на выходе 6 имеетс  управл к дий потенциал, т.е. в канале св зи передаетс  и принимаетс  кодова  комбинаци  с 1-1 ошибкой. По входам 17 во второй блок пам ти 15 была записана кодова  комбинаци  на входе канала, а по входам 18 в третий блок пам ти 16 быпа записана кодова  комбинаци  на выходе канала. Схема 14 сравнени  кодов при одинаковых кодовых комбинаци х в блоках 15 и 16 выдает сигнал на первом выходе . Если же произошло искажение, т.е. кодовые комбинации в блоках 15 и 16 неодинаковы (неравны поразр дно ), то сигнал по вл етс  на втором выходе блока 14. Сигнал на первом выходе рассматриваетс  как сигнал Поощрение, а сигнал на вто втором цыходе блока 14 рассматриваетс  как сигнал Штраф. Элементы i-й строки матрицы Р, хран щиес  в i-м узле блока 5., пересчитываютс  в зависимости от сигнала Штраф или Поощрение. Процедура пересчета организуетс  блоком 9 управлени , причем через второй 8 и третий 11 коммутаторы в блок 13 пересчета веро тностей подаютс  коды веро тностей Р,; , а через четвертый коммутатор 12 в блок задани  законов распределений подаютс  пересчитанные в блоке 13 новые значени  веро тностей. При по влении очередного сигнала по входу 1 генератор 3 случайного кода вырабатывает код числа, равномерно распределенного в интервале от нул  до единицы. Блок 5 задани  законов распределени  вырабатывает очередной управл ющий сигнал. Известно, что процесс идентификации с применением веро тностного автомата с перестраиваемой структурой  вл етс  сход щимс , т.е. по истечению определенного отрезка времени в регистрах 22 блока 5 будут сформированы коды веро тностей матрищл переходных веро тностей Р, котора   вл етс  моделью канала передачи дискретной информации. П На входы 17 и 18 устройства при ход т сигналы о элементахкода, поступающие в исследуемый канал св зи и приход щие из него соответств но. Во втором 15 и третьем 16 блоках пам ти кодовые комбинации запоминаютс  и поэлементно поступают соответственно на входы схемы 14 сравнени  кодов, в которой происходит сравнение соответствующих элементарных посьшок. С выходов схе мы 14 сравнени  снимаютс  сигналы. Сигнал Штраф формируетс  в случа когда в исследуемом канале св зи произошло искажение передаваемого символа, сигнал Поощрение формируетс  в случае, если такого искажени  не произощло. Также импульсом по первому ВХОДУ; 1 открываетс  первый коммутатор 4, а генератор 3 случайного кода вьщает сигнал (число ) , равномерно распределенный в интервале от нул  до единицы, на входы блока 5 задани  законов распределени  (фиг. 2). Устройство работает дискретно, переключа  состо ни  своих выходов 6 в дискретные моменты времени tj, . Выбор нового состо ни  осуществл ет с  в соответствии с Р матрицей пе реходных веро тностей, элементы которой (веро тности перехода) хран т с  в регистрах 22 блока 5 задани  законов распределени . Пусть в момент времени автомат находитс  в i-M состо нии, т.е. на выходе 6;, имеетс  потенциал, в этом случае на соответствующий второй вход 6 блока 5 подаетс  потенциал. Допустим , что процесс пересчета строки i переходных веро тностей матрицы Р закончен и новые значени  веро тностей занесены в регистры 22 бло ка 5. В регистрах 22 блока 5 задани  законов распределений хран тс  коды переходных веро тностей матрицы

«

г

Р

. Р

rt2

П1

причем код Pjj хранитс  в регистре 22j, , а i-  строка матрицы хранитс  в регистрах 22 i-ro узла блока 5. На выходе сумматоров i-ro узла блока 5 хранитс  строчка

где и - коэффициент, значение которого больше единицы. Очевидно, что после пересчета условие нормировани  удовлетвор етс .

После перехода автомата в i-e состо ние потенциал на выходах блока задержек 7 сохран етс  на i-м выходе 6, так как элементы задерж94 12 PI РI Fj,, .... М   P/J. + Р; + ... + Р: 1 гin Код, подаваемый от блока 3 в блок 5, обозначим Б. Код Б подаетс  на первые входы схем 19 сравнени . Поскольку на входе 6/ имеетс  разрешающий потенциал с выхода устройства , то будут открыты первые элементы И 20, а AJ - коды чисел строки матрицы Р;, f Р;, + , ... i-ro узла блока 5, и коды чисел А из регистра 22,j и регистров 22 in поступ т на вторые входы схем сравнени  19. Если код числа А; 5- Б, то на выходе схемы сравнени  1.9 будет единичный потенциал. Учитыва , что j 1, п, единичный потенциал будет на выходах и других схем 19 сравнени , дл  которых вьтолн етс  условие сравнени . Однако единичнъй потенциал будет лишь на j-м выходе i-узла блока 5. Со вторых выходов блока 5 снимаютс  коды пе- реходных веро тностей регистров 22. Потенциал с выхода блока 5 поступит на соответствующий вход первого коммутатора 4 и через него на i-и вход первого блока пам ти 10, напр жение по витс  на выходе 6 устройства. Автомат перейдет,в j-e состо ние из предьщущего i-ro. Допустим схема 14 сравнени  на данное действие автомата вьщала Поощрение, т.е. на первом выходе 38блока оценки управлени  по витс  потенциал, а на втором выходе 39- нуль. В этом случае значение еро тностей перехода i-й строки атрицы Р должны быть пересчитаны огласно формулам P tbib- iiiili iiy 4fi-nPijli) Р, j.- - KJi кУ; iMf -OPiyU)

13 .. ки времени задерживают сигнал на врем , равное периоду следовани  тактовых импульсов с входа 1, а устройство в это врем  находитс  в J-M состо нии.

Пересчет веро тностей по формулам (1) производитс  в блоке 13 пересчета веро тностей.

Второй коммутатор 8 в зависимости от сигналов с блоков 10 и 7 выдел ет код веро тности перехода Р,;

Процессом пересчета управл ет блок 9 управлени . С по влением потенциала на первом выходе схемы на первый вход первого элемента ИЛИ 24 подаетс  сигнал, который проходит черезнего и опрокидьгоает первый триггер 25 в единичное состо ние. Триггер 25 запускает генератор 26, тактова  частота пр моугольных импульсов которого покрайней мере в 2rt, +1 раз больше частоты тактовых импульсов, так как необходимо закончить процесс пересчета к моменту по влени  очередного тактового импульса. Генератор 26 запускает распределитель 27 сигналов, импульсы на выходах которого по вл ютс  последовательно во времени.

С по влением импульса на первом выходе первой группы выходов распределител  27 по переднему фронту через второй элемент ИЛИ 28 и формирователь 29 сигнала сброса с выхода 35 блока 9 на вход блока 13 подаетс  сигнал сброса, который обнул ет все элементы пам ти блока 13. Кроме того, потенциал с первого выхода распределител  27 подаетс  на соответствующий вход третьего коммутатора 11. На i-M входе второй группы Второго коммутатора 11 от блока формировани  задержек 7 имеетс  потенциал и в результате через второй коммутатор проходит от блока 5 код числа Р.

Данный код поступает на входы бл блока 13 пересчета. На нулевом выходе второго триггера 34 имеетс  потенциал, которьщ с выхода 37 блока . 9 управлени  подаетс  на второй вход 37 блока 13 пересчета.

Рассмотрим как производитс  пересчет значени  кода Р в блоке 13 пересчета 13.

На входе 37 блока 13 и на входе 38 имеютс  потенциалы, т.е. открыты первые и вторые элементы И 40

14

132294

и 41. Код числа Р;, от блока 11 и код числа от бпдка 8 через элементы И поступают на входы первого арифметического узла 48. В данном 5 арифметическом узле 48 в первом 52 и втором 56 регистрах хран тс  соответственно коды числа ft-1 и 1. Тогда на выходе арифметического узла будет сформировано число

°РМ

мр-о%

По входу 35 первый арифметический узел был предварительно переве5 ден в нулевое состо ние.

Таким образом, на выходах бло- ; ка 13 пересчета будет сформирован код числа PJj| (t + 1), который будет подан через четвертый коммутатор

0 12 на вход соответствующего регистра 22 и блока 5 после по влени  сигнала на первом выходе второй группы распределител  27 импульсов блока 9 управлени .

5 При по влении импульса на J-M выходе первой группы распределител  27 блока управлени  через третий элемент ИЛИ 32, т.е. открыт элемент И 30J, опрокидьгеаетс  триггер 34 и

0 сигнал по вл етс  на его выходе36. Под воздействием этого сигнала в блоке пересчета отключаетс  первый арифметический узел 48 и включаетс  в работу третий арифметический

узел 50, в регистрах 57, 62 и 63 хран тс .соответственно числа (- 1) 1и/1. На входы делител  60 и умножител  38 подаетс  одно и то же значение Р; , а арифметический узел 50 вычисл ет значение

I

.o.

которое при по влении сигнала на J-M выходе второй группы распределител  27 поступает через четвертый коммутатор в соответствующий регистр блока 5. При этом опрокиды ваетс  триггер 34, по вл етс  сигнал на его выходе 37. и в дальнейшем , так как все остальные элементы И 30 и 31 закрыты, работает только первый арифметический узел 48, осуществл   вычислени  по второй формуле выражени  (1).

Предположим, что при переходе устройств в j-e состо ние из i-ro схемой 14 сравнени  бьш вьщан сиг15 нал Штраф - по вилось напр жение на входе 39 блока 13. В этом случа пересчет веро тностей должен быть произведен по формулам (1), причем значение должно быть меньше единицы . , В этим случае пересчет производитс  аналогично изложенному, толь ко работают арифметические узлы Л9 и 51, в регистрах которых записано соответствующее значение. По окончанию пересчета на выходе распределител  27 по витс  потенциал , который установит триггер 25 в исходное состо ние и тем самым будет остановлен генератор 26. 4 Затем при по влении очередного тактового импульса с входа 1 автомат из j-ro состо ни  перейдет в последующее. Процесс пересчета веро тностей j-й строки матрицы Р произойдет аналогично и будет продолжатьс  до тех пор, пока не будет установлено, что изменение веро тностей происходит на величину , меньшую установленной точности исследований при идентификации характеристик канала св зи. Идентификаци  веро тностных характеристик канала св зи позволит организовать оптимальную передачу сообщений пзггем обеспечени  оптимальной инфop faциoннoй скорости.

От Л. J

37 3S OmUJt.ff

39

(pui.5

фиг.в

Claims (3)

1. УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ КАНАЛА СВЯЗИ, содержащее последовательно соединенные генератор случайного кода, блок задания законов распределения; первый коммутатор и первый блок памяти, выходы которого являются выходами устройства И подключены соответственно к входам первой группы второго коммутатора, вторая группа входов которого подключена соответственно к второй группе выходов блока задания законов распределения, блок задания законов распределения состоит из идентичных узлов, каждый из которых содержит группу регистров, группу сумматоров, первую и вторую группы элементов И, группу схем сравнения, в каждом узле выходы первого регистра группы соединены с первыми входами соответствующих элементов И первой группы, выходы k-го регистра группы ( К = 2,N ) соединены соответственно с входами первой группы (К-1)-го сумматора группы, вторая группа входов первого сумматора группы соединена соответственно с выходами первого регистра группы, вторая группа входов М -го сумматора группы ( М = 2, N -1) соединена соответственно с выходами ( М -1)-сумматора группы, выходы всех сумматоров группы подключены к первым входам соответствующих элементов И первой группы, выходы которых соединены с входами первой группы соответствующих схем сравнения группы, выход К -й схемы сравнения группы соединен с прямым входом ( К -1)-го элемента И второй группы, выход Р -й схемы сравнения группы ( Р = 1, N -1) подключен к Р -м инверсным входам элементов И второй группы с номером , большим Р, выход первой схемы сравнения группы и выходы элементов И второй группы являются соответствующими выходами узла блока задания законов распределения, одноименные выходы всех узлов блока задания законов распределения объединены и являются соответствующим выходом первой группы блока .задания ’законов распределения, второй группой выходов которого являйтся выходы регистров группы всех узлов, а первой группой входов - блока задания законов распределения является вторая группа входов всех схем сравнения группы, отличающееся тем, что, с целью рабширения функциональных возможностей устройства путем обеспечения возможности идентификации характеристик канала связи, оно дополнительно содержит блок задержки, третий и четвертый коммутаторы, формирователь импульсов, второй и третий блоки памяти, схему сравнения кодов, блок перел .счета вероятностей и блок управления, состоящий из последовательно соединенных первого элемента ИЛИ, первого триггера, генератора тактовых импульсов и распределителя импульсов, выход переполнения которого подключён к другому входу первого триггера, второго, третьего й четвертого элементов ИЛИ, формирователя импульса сброса, двух групп элементов И и второго-триггера, первая группа выходов распределителя импульсов соединена с соответствующими входами второго элемента ИЛИ, первой группой входов третьего коммутатора и первыми входами элементов И первой группы, вторая группа выходов распределителя импульсов соединена соответственно с входами первой группы четвёртого коммутатора и первыми входами элементов И второй группы, выходы элементов И первой и второй групп подключены к входам соответственно третьего и четвертого элементов ИЛИ, выходы которых соединены с первым и вторым входами второго триггера соответственно , выход второго элемента ИЛИ соединен с входом формирователя импульсов сброса, выход которогоподключен к входу сброса блока пересчета вероятностей, первый и второй управляющие входы которого соединены соответственно с первым · и вторым выходами второго триггера блока управления, вторые входы одноименных элементов И первой и второй групп блока управления объединены и подключены к одноименному выходу первого блока памяти, выходы первого блока памяти подключены к вторым входам элементов И первой группы соответствующего узла блока задания законов распределения и входам блока задержки, выходы которого подключены соответственно к входам третьей группы второго коммутатора и входам второй группы третьего и четвертого коммутаторов, выходы четвертого коммутатора соединены соответственно с входами регистров блока задания законов распределения, вторая группа выходов которого подключена соответственно к входам третьей группы третьего коммутатора, выходы которого и выходы второго коммутатора подключены соответственно к первым и вторым группам инфор мационных входов блока пересчета вероятностей, выходы которого соеди•нены соответственно с третьей группой входов четвертого коммутатора, вход генератора случайного кода, являющийся тактовым входом устройства, соединен с тактовым входом первого блока памяти и входом формирователя импульсов, выход которого соединен с. входами записи второго и третьего блоков памяти, информационные входы которых являются соответствующими информационными входами устройства, а выходы подключены к соответствующим входам схемы сравнения кодов, первый и второй выходы которой соединены соответственно с входами первого элемента ИЛИ блока управления и первьм и вторым переключающими входами блока пересчета вероятностей, а блок пересчета вероятностей содержит восемь групп элементов Ии четыре арифметических узла, входы сброса которых объединены и являются входом сброса блока , выходы арифметических узлов являются выходами блока, первые входы элементов И первой, второй, третьей и четвертой групп объединены и являются,первым управляющим входом блока, первые входы элементов И пятой, шестой, седьмой и восьмой групп объединены и являются вторым управляющим входом блока, вторые входы элементов И первой, второй, пятой и шестой групп объединены и являются первым переключающим входом блока, вторые входы элементов И третьей, четвертой, седьмой и восьмой групп объёдинены и являются вторым переключающим входом блока, третьи входы одноименных элементов И первой, третьей, пятой и седьмой групп элементов И объединены и являются соответствующим входом первой группы информационных входов блока, третьи входы одноименных элементов И второй,.четвёртой, шестой и восьмой групп элементов И объединены и являются соответствующим входом второй группы информационных входов блока, выходы элементов И- первой и второй групп соединены соответственно с информационными входами первого арифметического узла, выходы элементов И третьей и четвертой групп соединены соответственно с информационными входами второго арифметического узла, выходы элементов И пятой и шестой групп соединены соответственно с информационными входами третьего арифметического узла, а выходы элементов И седьмой и восьмой групп соединены соответственно с информационными входами четвертого арифметического узла.

2. Устройство по п. 1, отличающееся тем, что первый и второй арифметические узлы блока пересчета вероятностей содержат последовательно соединенные первый регистр, умножитель, сумматор и делитель, выходы которого являются выходами арифметического узла, другой вход сумматора подключен к выходу второго регистра, входы сброса умножителя, сумматора и делителя объединены и являются входом сброса арифметического узла, информационные входы умножителя и дели'теля являются соответствующими информационными входами арифметичес кого узла.

3. Устройство по пп. 1 и 2, отличающееся тем, что. третий и четвертый арифметические узлы блока пересчета вероятностей содержат последовательно соединенные первый регистр, первый умножитель , сумматор, делитель и второй умножитель, выходы которого являются выходами арифметического узла, другие входы сумматора и второго умножителя подключены соответственно к выходам второго и третьего регистров, входы сброса первого и второго умножителей, сумматора и делителя объединены и являются входом сброса арифметического узла, информационные входы первого умножителя и делителя являются соответствующими информационными входами арифметического узла.