SU1280639A1 - Устройство дл загрузки данных - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в вычислительных системах дл  св зи процессоров с внешними или запоминающими устройствами. Цель изобретени  - сокращение количества выходных каналов св зей. Устройство содержит регистр сдвига, три блока регистров, элементы сравнени . И, ИЛИ. Новым в устройстве  вл етс  использование элементов И, ИЛИ. Устроит ство обеспечивает совмещение процес-. сов упор дочивани  операндов по номерам и считывание их в полученном пор дке в пам ть вычислительной системы . 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в вычислительных системах дл  св зи процессоров с внешними или запоминающими устройствами.

Целью изобретени   вл етс  сокра- гцение количества выходных каналов св зи.

На чертеже дана структурна  схема устройства.

Устройство содержит регистр 1 сдвига, первую, вторую и третью группы блоков регистров 2-4, блок элементов 5 сравнени , первую, вторую, третью , четвертую группы блоков элементов И 6-9, первый, второй, блоки элементов ИЛИ 10-12, первый, второй, третий,, четвертый входы 13-16 устройства , первый и второй выходы 17 и 18 устройства.

Устройство работает следующим образом .

Принцип работы устройства основан на последовательной выборке операндов наход щихс  в регистрах 3, в соответствии с их пор дковыми номерами и заключаетс  в том, что производитс  поочередное сравнение пор дковых номеров , записанных в регистрах 2, с признаковыми част ми всех операндов, и выбранные операнды последовательно записываютс  в регистры 4, откуда с задержкой на один такт устройства производитс  параллельно с записью их последовательна  выдача в пам ть или микропроцессор вычислительной системы.

Через входы 15 на регистры 3-подаютс  операнды с признаковыми част - ми, представл ющими собой пор дковые номера операндов, В регистрах 2 (по входам 14) последовательно записаны номера операндов. Через вход 13 подаетс  сигнал, записывающий 1 в первый разр д регистра 1 сдвига. Через вход 16 подаетс  последовательность ;т1«1пульсов, котора  осуществл ет поразр дный последовательный сдвиг 1 последнего разр да регистра 1 . При сдвиге 1 на соответствующем выходе регистра 1 сдвига по вл етс  сигнал 1. Этот сигнал разрешает подачу номера операнда из соответствую- ш,его регистра R через соответствую- нщй блок элементов И 6 и блок элементов ИЛИ 10 на первые входы всех элементов 5 сравнени . На вход каждого из элементов 5 сравнени  по

5

0

5

5

Q

даетс  номер операнда из соответствующего регистра 3. На выходе того элемента 5 сравнени , на входах которого совпадают номера операндов, по вл етс  сигнал, которьй поступает на второй вход соответствующего блока 7 элементов И и служит дл  него разрешающим сигналом. На первый вход каждого блока 7 элементов И поступает операнд, который проходит только че- рез один соответствующий блок 7 элементов И и поступает на вторые входы всех блоков элементов И 8.

Так как выборка операндов из регистров 3 проходит последовательно по номерам этих операндов, то на вторые входы блоков В элементов- И поступает первый, потом второй, потом все остальные операнды в пор дке, определенном значени ми признаков, содержащихс  в регистрах 3.

Одновременно с поступлением на второй вход блоков 8 операнда на пер- вьй вход этого блока поступает разрешающий сигнал с выхода регистра 1 сдвига что позвол ет операнду поступить на вход i-ro (,n) регистра 4 и записатьс  в него. Сигнал с выхода i+1-го разр да регистра 1 сдвига разрешает считывание операнда из i-ro регистра 4 через i-й блок элементов И 9 и блок элементов ИЛИ 11 на выход 18 устройства дл  записи в пам ть или микропроцессор вычислительной 5 системы. Когда последний операнд окажетс  записанным в п-м регистре 4 и сигнал с выхода п+1-го разр да регистра 1 сдвига разрешит его считывание в пам ть, цикл работы устройства завершаетс , о чем свидетельствует сигнал на выходе п+1-го разр да регистра 1, которьй поступает на выход 17.

В результате работы устройства неупор доченна  последовательности операндов , поступающих на входы 15 устройства , преобразуетс  в р д операндов , записанных в регистрах 4 в соответствии со своими пор дковыми номерами и выдаваемых в указанном пор дке дл  записи в пам ть вычислительной системы или микропроцессор.

0

0

JQ

55

Claims (1)

1. Изобретение относитс  к вычислительной технике и может быть использовано в вычислительных системах дл  св зи процессоров с внешними или запоминающими устройствами. Целью изобретени   вл етс  сокрагцение количества выходных каналов св зи. На чертеже дана структурна  схема устройства. Устройство содержит регистр 1 сдвига, первую, вторую и третью группы блоков регистров 2-4, блок элементов 5 сравнени , первую, вторую, третью , четвертую группы блоков элементов И 6-9, первый, второй, блоки элементов ИЛИ 10-12, первый, второй, третий,, четвертый входы 13-16 устройства , первый и второй выходы 17 и 18 устройства. Устройство работает следующим образом . Принцип работы устройства основан на последовательной выборке операндов наход щихс  в регистрах 3, в соответствии с их пор дковыми номерами и заключаетс  в том, что производитс  поочередное сравнение пор дковых номеров , записанных в регистрах 2, с признаковыми част ми всех операндов, и выбранные операнды последовательно записываютс  в регистры 4, откуда с задержкой на один такт устройства производитс  параллельно с записью их последовательна  выдача в пам ть или микропроцессор вычислительной системы. Через входы 15 на регистры 3-подаютс  операнды с признаковыми част  ми, представл ющими собой пор дковые номера операндов, В регистрах 2 (по входам 14) последовательно записаны номера операндов. Через вход 13 пода етс  сигнал, записывающий 1 в первый разр д регистра 1 сдвига. Через вход 16 подаетс  последовательность ;т1«1пульсов, котора  осуществл ет поразр дный последовательный сдвиг 1 последнего разр да регистра 1 . При сдвиге 1 на соответствующем вы ходе регистра 1 сдвига по вл етс  сигнал 1. Этот сигнал разрешает по дачу номера операнда из соответствую ш,его регистра R через соответствуюнщй блок элементов И 6 и блок элемен тов ИЛИ 10 на первые входы всех элементов 5 сравнени . На вход каждого из элементов 5 сравнени  подаетс  номер операнда из соответствующего регистра 3. На выходе того элемента 5 сравнени , на входах которого совпадают номера операндов, по вл етс  сигнал, которьй поступает на второй вход соответствующего блока 7 элементов И и служит дл  него разрешающим сигналом. На первый вход каждого блока 7 элементов И поступает операнд, который проходит только че- рез один соответствующий блок 7 элементов И и поступает на вторые входы всех блоков элементов И 8. Так как выборка операндов из регистров 3 проходит последовательно по номерам этих операндов, то на вторые входы блоков В элементов- И поступает первый, потом второй, потом все остальные операнды в пор дке, определенном значени ми признаков, содержащихс  в регистрах 3. Одновременно с поступлением на второй вход блоков 8 операнда на первьй вход этого блока поступает разрешающий сигнал с выхода регистра 1 сдвига что позвол ет операнду поступить на вход i-ro (,n) регистра 4 и записатьс  в него. Сигнал с выхода i+1-го разр да регистра 1 сдвига разрешает считывание операнда из i-ro регистра 4 через i-й блок элементов И 9 и блок элементов ИЛИ 11 на выход 18 устройства дл  записи в пам ть или микропроцессор вычислительной системы. Когда последний операнд окажетс  записанным в п-м регистре 4 и сигнал с выхода п+1-го разр да регистра 1 сдвига разрешит его считывание в пам ть, цикл работы устройства завершаетс , о чем свидетельствует сигнал на выходе п+1-го разр да регистра 1, которьй поступает на выход 17. В результате работы устройства неупор доченна  последовательности операндов , поступающих на входы 15 устройства , преобразуетс  в р д операндов , записанных в регистрах 4 в соответствии со своими пор дковыми номерами и выдаваемых в указанном пор дке дл  записи в пам ть вычислительной системы или микропроцессор. Формула изобретени  Устройство дл  загрузки данных, содержащее регистр сдвига, три группы блоков регистров, блок элементов