KR910008566A - 동기 벡터 프로세서용 제2 인접 통신 네트워크, 시스템 및 방법 - Google Patents
동기 벡터 프로세서용 제2 인접 통신 네트워크, 시스템 및 방법 Download PDFInfo
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Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 제1도의 시스템에서 사용된 동기 벡터 프로세서를 상세하게 도시한 도면.
제3도는 제2도의 동기 벡터 프로세서의 한개의 프로세서 소자를 도시한 도면.
Claims (12)
- 프로세스된 디지탈 데이타 신호를 발생시키기 위해 제1디지탈 데이타 신호를 프로세싱하고, 제어 및 어드레스 신호를 공급하는 제어기와 클럭신호를 공급하는 클럭 회로를 함께 사용하도록 동작 가능한 데이타 프로세싱 디바이스에 있어서, 상기 제어 및 어드레스 신호들의 엔트리에 대해 다른 프로세서 회로들의 각각의 데이타 프로세싱 유니트들의 디지탈 입력과 공통으로 접속된 디지탈 입력, 산술 논리 유니트를 포함하는 데이타 프로세싱유니트, 및 상기 데이타 저장 레지스터들이 접속된 데이타 멀티플렉서들을 갖고있는 데이타 프로세싱 유니트, 상기 제1 디지탈 데이타 신호의 병렬 엔트리에대한 제1 셋트의 비트 레지스터들은 포함하고, 제2 셋트의 비트 레지스터들을 포함하는데, 상기 제1 및 제2 셋트의 비트 레지스터들이 상기 프로세싱 유니트에 의해 엑세스가능한 제1 레지스터 인터페이스, 제3 셋트의 비트 레지스터들을 포함하고, 프로세서된 디지탈 데이타 신호를 발생시키기 위한 병렬 디지탈 출력을 갖고있는 제4셋트의 비트레지스터들을 또한 갖고 있는데, 상기 제3 및 제4셋트의 비트 레지스터들이 상기 데이타 프로세싱 유니트에 의해 각각 엑세스 가능한 제2 레지스터 인터페이스, 각각의 프로세서 회로들 내의 제1 레지스터 인터페이스에 제1 공통라인에 의해 접속되고 각각의 상기 제1 레지스터 인터페이스의 동작을 선택적이고 순차적으로 작동시키기 위한 클럭 펄스들에 응답하는 제1 순차기 회로, 및 각각의 프로세서 회로들내의 제2 레지스터 인터페이스에 제2 공통 라인에 의해 접속되고 각각의 상기 제2레지스터 인터페이스의 동작을 선택적으로 순차적으로 동작시키기 위한 클럭 펄스들에 응답 제2 순차기회로를 포함하는 각각의 상기 프로세서 회로들을 직렬 체인으로 접속된 프로세서를 포함하고, 그러므로, 상기 데이타 프로세싱 유니트들이 상기 제어기에 의해 상기 제1 및 제2 레지스터 인터페이스와 서로 상관적으로 또는 독립적으로 동작가능한 것을 특징으로 하는 데이타 프로세싱 디바이스.
- 제1항에 있어서, 각각의 상기 프로세서 회로들이, 상기 제1 레지스터 인터페이스와 상기 프로세싱 유니트사이에 데이타를 전달하기 위해 상기 제1 레지스터 인터페이스 및 상기 데이타 프로세싱 유니트에 접속된 제1 감지 증폭기, 및 상기 제2 레지스터 인터페이스와 상기 프로세싱 유니트 사이에 데이타를 전달하기 위해 상기 제2 레지스터 인터페이스와 상기 데이타프로세싱 유니트에 접속된 제2 감지 증폭기를 또한 포함하는 것을 특징으로 하는 데이타 프로세싱 디바이스.
- 제1항에 있어서, 명령 발생기를 또는 포함하는 것을 특징으로 하는 데이타 프로세싱 디바이스.
- 제1항에 있어서, 상기 제1 및 제2 감지 증폭기가 상기 레지스터 셋트들 내의 상기 비트 레지스터들의 데이타 입력/출력 라인들에 접속되고 상기 각각의 레지스터 셋트들내의 2개의 비트 레지스터들의 데이타를 동시에 전달할 수 있도록 동작하는 한쌍의 판독/기입 데이타 라인들을 포함하는 것을 특징으로 하는 데이타 프로세싱 디바이스.
- 제1항에 있어서, 각각의 상기 프로세서 회로들이, 좌측/우측 데이타 출력, 직렬 체인으로 좌측에 배치된 프로세서 회로의 좌측/우측 데이타 출력에 접속된 제1 좌측 데이타 입력, 직렬체인으로 제2 좌측에 배치된 프로세서 회로의 좌측/우측. 데이타 출력에 접속도니 제2좌측 데이타 입력, 직렬체인으로 우측에 배치된 프로세서 회로의 좌측/우측 데이타 출력에 접속된 제1우측 데이타, 및 직렬체인으로 제2 우측에 배치된 프로세서 회로의 좌측/우측 데이타 출력에 접속된 제2 우측 데이타를 또한 포함하고, 그러므로, 상기 데이타 프로세싱 유니트가 제1 프로세서 회로와 좌측 또는 우측 방향으로 인접하고 다음의 인접한 프로세서 회로들 사이의 데이타를 상기 제어기에 의해 전달할 수 있도록 동작가능한 것을 특징으로 하는 데이타 프로세싱 디바이스.
- 제5항에 있어서, 상기 프로세서 회로들의 상기 제1 좌측 데이타 입력, 제2 좌측 데이타 입력, 제1 우측 데이타 입력, 및 제2 우측 데이타 입력이 소정의 상기 데이타 멀티플렉서들에 입력들로서 접속되는 것을 특징으로 하는 데이타 프로세싱 디바이스.
- 제1항에 있어서, 각각의 상기 프로세서 회로들이 전역 출력을 또한 포함하는 것을 특징으로 하는 데이타 프로세싱 디바이스.
- 제7항에 있어서, 상기 프로세서 회로들의 전역 출력을 수신하기 위해 접속된 다수의 입력들을 갖고 있는 와이어-OR 회로를 또한 포함하는 것을 특징으로 하는 데이타 프로세싱 디바이스.
- 데이타 프로세싱 디바이스의 직렬 케스캐이드된 네트워크에 있어서, 각각의 상기 데이타 프로세싱 디바이스가, 상기 제어 및 어드레스 신호들의 엔트리에 대해 다른 프로세서 회로들의 각각의 데이타 프로세싱 유니트들의 디지탈 입력과 공통으로 접속된 디지탈 입력을 갖고 있는 데이타 프로세싱 유니트, 산술 논리 유니트를 포함하는데이타 프로세싱 유니트, 상기 산술 논리 유니트에 접속된 다수의 데이타 저장 레지스터들, 및 상기 데이타 저장 레지스터들에 접속된 데이타 멸티 플렉서들, 상기 제1 디지탈 데이타 신호의 병렬 엔트리에 대한 제1 셋트의 비트 레지스터들을 포함하고, 제2 셋트의 비트 레지스터들을 포함하는데, 상기 제1 및 제2 셋트의 비트 레지스터들이 각각 상기 데이타 프로세싱 유니트에 의해 엑세스가능한 제1 레지스터 인터페이스, 제3 셋트의 비트 레지스터들을 포함하고 프로세스된 디지탈 데이타 신호를 발생시키기 위한 방법 디지탈 출력을 갖고 있는 제4 셋트와 비트 레지스터들을 또한 갖고 있는데, 상기 제3 및 제4 셋트의 비트 레지스터들이 상기 데이타 프로세싱 유니트에 의해 엑세스가능한 제2 레지스터 인터페이스, 각각의 프로세서 회로내의 제1 레지스터 인터페이스에 제1 공통 라인에 의해 접속되고 각각의 제1 레지스터 인터페이스의 동작을 선택적이고 순차적으로 작동시키기 위해 클럭 펄스에 응답하는 제1 순차기 회로, 및 각각의 프로세서 회로들내의 제2 레지스터 인터페이스에 제2 공통 라인에 의해 접속되고 각각의 상기 제2레지스터 인터페이스의 동작들을 선택적이고 순차적으로 작동시키기 위해 클럭 펄스에 응답하는 제2 순차기 회로을 포함하고, 그러므로, 상기 데이타가 상기 제1 및 제2 레지스터 인터페이스와 서로 상관적으로 또는 독립적으로상기 제어기에의해 동작가능하며, 제1 좌측 데이타 입력, 제2 좌측 데이타 입력,제1 좌측 데이타 출력, 제2 촤측 데이타 출력, 직렬로 케스캐이드된 네트워크내의 인접 프로세서 디바이스의 상기 제1 좌측 데이타 출력에 접속된 제1 우측 데이타 입력, 상기 인접한 프로세서 디바이스의 상기 제2 좌측 데이타 출력에 접속된 제2 우측 데이타 입력, 상기 인접한 프로세서 디바이스의 상기 제2 좌측 데이타 입력에 접속된 제1 우측 데이타 출력 및 상기 인접한 프로세서 디바이스의 상기 제2좌측 데이타 입력에 접속된 제2우측 데이타출력을 포함하고, 그러므로 상기 데이타 프로세싱 유니트들이 상기 각각의 데이타 프로세싱 디바이스 프로세서회로들의 합을 일치시키는 다수의 프로세서 회로들을 갖고 있는 단일 프로세싱 디바이스로서 상기 제어기에 의해 동작 가능한 것을 특징으로하는 직렬 케스캐이드 네트워크.
- 제9항에 있어서, 상기 데이타 프로세싱 디바이스들 중 한 디바이스의 상기 제1 좌측 데이타 입력 및 상기 제2 좌측 데이타 입력이 접지에 접속되고, 다른 프로세서 디바이스의 상기 제1 우측 데이타 입력 및 상기 제2 우측 데이타 입력이 접지에 좁속된 것을 특징으로 하는 케스캐이드된 네트워크.
- 제9항에 있어서, 상기 제1 프로세싱 디바이스의 상기 제1 및 제2 좌측 데이타 입력들이 상기 제2 프로세싱 디바이스의 각각의 제1 및 제2 우측 데이타 출력에 접속되고, 상기 제1 프로세싱 디바이스의 상기 제1 및 제2 좌측 데이타 출력들이 상기 제2프로세서 디바이스의 각각의 제1 및 제2 우측 데이타 입력들에 접속된 것을 특징으로 하는 케스캐이드된 네트워크.
- 리니어 어레이내에 접속된 한 셋트의 메모리 셀과 함께 사용하기 위한 전기 회로에 있어서, 이 셋트의 메모리 셀의 대응하는 부셋트들에 각각 접속된 제어부회로를 갖는데, 이각각의 제어 부회로가 메모리 셀의대응하는 부셋트내로 데이타를 유입시키도록 접속된 메모리 입력 제어 회로 및 제어 부회로들을 연속적으로 작동시키고 그러므로, 메모리 섯들의 연속 부셋트내로 연속시키기 위해 각각의 상기 제어 부회로에 접속 순차기 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306769B1 (ko) * | 1999-03-13 | 2001-09-13 | 손재익 | 하 ·폐수 처리 슬러지를 이용한 혼합연료의 제조 방법 및 이의 용도 |
| KR100598702B1 (ko) * | 2000-03-22 | 2006-07-11 | 넥스원퓨처 주식회사 | 수신데이터의 수신감도 측정 시스템 |
| KR20110110792A (ko) * | 2009-01-07 | 2011-10-07 | 마이크론 테크놀로지, 인크. | 정합-데이터 보고 모듈을 갖는 패턴 인식 프로세서 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0676096A4 (en) * | 1993-10-28 | 1999-08-25 | Motorola Inc | DEMODULATOR LOGIC UNIT ADAPTABLE TO MULTIPLE DATA PROTOCOLS. |
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Family Cites Families (4)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306769B1 (ko) * | 1999-03-13 | 2001-09-13 | 손재익 | 하 ·폐수 처리 슬러지를 이용한 혼합연료의 제조 방법 및 이의 용도 |
| KR100598702B1 (ko) * | 2000-03-22 | 2006-07-11 | 넥스원퓨처 주식회사 | 수신데이터의 수신감도 측정 시스템 |
| KR20110110792A (ko) * | 2009-01-07 | 2011-10-07 | 마이크론 테크놀로지, 인크. | 정합-데이터 보고 모듈을 갖는 패턴 인식 프로세서 |
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