KR910009090A - 동기 벡터 프로세서내의 비디오 신호를 연속 프로세싱하기 위한 회로 및 이의 작동방법 - Google Patents

동기 벡터 프로세서내의 비디오 신호를 연속 프로세싱하기 위한 회로 및 이의 작동방법 Download PDF

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미야구찌 히로시
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타까하시 유따까
야마모또 세이찌
무택정
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Abstract

내용 없음

Description

동기 벡터 프로세서내의 비디오 신호를 연속 프로세싱하기 위한 회로 및 이의 작동방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 동기 벡터 프로세서를 사용하는 비디오 시스템을 도시한 도면,
제2도는 제1도의 시스템에서 사용된 동기 벡터 프로세서를 상세하게 도시한 도면,
제3도는 제2도의 동기 벡터 프로세서의 한개의 프로세서 소자를 도시한 도면

Claims (10)

  1. 연속적으로 제공된 데이타 신호를 프로세싱하기 위해 동작하는 데이타 프로세싱 디바이스용 데이타 입력회로에 있어서, 각각의 메모리 셀이 다수의 레지스터 파일을 갖고 있는 N 메모리 셀의 어레이, 및 소정의 상기 메모리 셀의 제1 및 제2레미스터 파일 셋트 사이에 데이타의 전송을 접속하고, 상기 메모리 셀의 나머지의 제3 및 제4레지스터 파일 셋트 사이에 전송을 해체하며, 다른 방법으로는 상기 제1 및 제2레지스터 파일 셋트사이에 전송을 해제하고 상기 제3 및 제4레지스터 파일 셋트 사이에 전송을 접속하기 위해 메모리 셀의 상기 어레이에 접속된 메모리 전송 선택기 회로를 포함하는데, 상기 메모리 선택기 회로가 상기 교호 접속 및 해제를 제어하기 위해 교차 결합된 제어 선택 라인을 갖고 있는 것을 특징으로 하는 데이타 입력회로.
  2. 제1항에 있어서, 데이타 입력 회로가 아날로그 데이타 신호를 수신하기 위한 입력, 상기 아날로그 신호를 디지탈 신호로 변환하기 위한 아날로그ㅡ대ㅡ디지탈 변환기, 및 메모리 셀의 상기 어레이에 접속된 갖고 있는 것을 특징으로 하는 데이타 입력회로.
  3. 제2항에 있어서, 제1공통 라인에 의해 각각의 메모리 셀에 접속되고, 상기 메모리 셀의 제1레지스터 파일 셋트에 선택적이고 순차적으로 데이타를 로드시킬 수 있는 순차기 회로를 포함하는 것을 특징으로 하는 데이타 입력회로.
  4. 제1항에 있어서, 상기 메모리 셀의 어레이가 상기 제1 및 제3레지스터 파일 셋트가 1x40 레지스터 파일로 구성되고 상기 제2 및 제4레지스터 파일 셋트가 1x128 레지스터 파일의 어레이 구성되는 1024 메모리 셀의 선형 어레이를 포함하는 것을 특징으로 하는 데이타 입력회로.
  5. 제1항에 있어서, 상기 메모리 전송 선택기 회로가 상기 메모리 셀에 접속된 다수의 감지 증폭기를 포함하는 것을 특징으로 데이타 입력회로.
  6. 제5항에 있어서, 상기 메모리 전송선택기 회로가 상기 감지 증폭기를 요구된 전압상태가 되도록 상기 증폭기에 접속된 수단을 포함하는 것을 특징으로 하는 데이타 입력회로.
  7. 제4항에 있어서, 제1 및 제2제어입력을 갖고, 상기 메모리 셀 어레이의 상기 제1절반의 상기 레지스터 파일 셋트로 데이타의 입력을 접속시키도록 제1 입력신호에 응답하여 작동하고, 상기 제1절반기의 상기 제2레지스터 셋트로 데이타의 제어 입력을 접속시키도록 상기 제2입력신호에 응답하여 작동하며, 상기 메모리 셀 어레이의 상기 제2절반의 상기 제3레지스터 셋트에 데이타의 제어 입력을 접속시키도록 제3입력 신호에 응답하여 작동하고, 상기 제2절반의 상기 제4레지스터 셋트에 데이타의 제어입력을 접속시키도록 제4입력 신호들에 응답하여 작동하는 제2선택기 회로를 포함하는 것을 특징으로 하는 데이타 입력회로.
  8. 프로세싱 디바이스의 단일 클럭 싸이클중에 2개의 동작 명령을 실행하기 위한 방법에 있어서, (a) 프로세서 디바이스의 제1우수 저장 위치에서 개시하는 4개의 분리 연속 어드레스가능 데이타 저장 위치로 부터 데이타를 동시에 판독하는 단계, (b) 제1 및 제2연속 어드레스된 저장 위치로부터 데이타를 조합시키고, 상기 제1 또는 제2저장 위치들 중 한개의 저자 위치에 결과를 다시 저장시키는 단계, 및 (C) 제3 및 제4연속 어드레스되는 저장 위치로 부터 데이타를 조합시키고, 상기 제3 또는 제4저장 위치들 중 1개의 위치에 결과를 다시 저장시키는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 셋트로 구성된 메모리 셀의 어레이, 메모리 셀의 셋트의 어드레스 비스 입력에 각각 접속된 다중 비트 교환기, 및 메모리 셀이 데이타 입력 버스에 공통으로 접속된 상기 교환기를 순차적으로 엔에이블하도록 접속된 링 카운터 회로를 포함하는 것을 특징으로 하는 데이타 저장 디비이스.
  10. 어드레스 셋트에 대해 절대 어드레스를 형성하도록 비교 레지스터 셋트 어드레스를 오프셋시키기 위한 방법에 있어서, 레지스터 셋트의 전체 영역을 포함해서 전체 회전 영역을 정하는 단계, 레지스터 셋트 오프셋중에 오프셋된 상기 레지스터 전체 영역의 양을 식별하는 상기 회전 영역을 포함해서 회전 모듈값을 정한는 단계, 상기 레지스터 셋트를 어드레스하도록 관련 레지스터 파일 어드레스를 제공하는 단계, 및 상기 레지스터 셋트에 대한 절대 어드레스를 형성하도록 상기 회전모듈 값에 의해 상기 레지스터 파일 비교 어드레스를 조정하는 단계를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900016358A 1989-10-13 1990-10-13 동기 벡터 프로세서내의 비디오신호를 연속 프로세싱 하기 위한 회로 및 이의 작동 방법 KR100224054B1 (ko)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3458518B2 (ja) * 1994-08-30 2003-10-20 ソニー株式会社 並列プロセッサ
EP0700180A1 (de) * 1994-08-31 1996-03-06 STUDER Professional Audio AG Vorrichtung zur Bearbeitung von digitalen Audio-Signalen
JPH08194679A (ja) * 1995-01-19 1996-07-30 Texas Instr Japan Ltd ディジタル信号処理方法及び装置並びにメモリセル読出し方法
US7526630B2 (en) 1999-04-09 2009-04-28 Clearspeed Technology, Plc Parallel data processing apparatus
US7627736B2 (en) 1999-04-09 2009-12-01 Clearspeed Technology Plc Thread manager to control an array of processing elements
US7506136B2 (en) 1999-04-09 2009-03-17 Clearspeed Technology Plc Parallel data processing apparatus
GB2348974B (en) * 1999-04-09 2004-05-12 Pixelfusion Ltd Parallel data processing systems
US7802079B2 (en) 1999-04-09 2010-09-21 Clearspeed Technology Limited Parallel data processing apparatus
GB2349484A (en) * 1999-04-09 2000-11-01 Pixelfusion Ltd Parallel data processing system with SIMD array

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4630240A (en) * 1984-07-02 1986-12-16 Texas Instruments Incorporated Dynamic memory with intermediate column derode
US4685089A (en) * 1984-08-29 1987-08-04 Texas Instruments Incorporated High speed, low-power nibble mode circuitry for dynamic memory
JPS61160898A (ja) * 1985-01-05 1986-07-21 Fujitsu Ltd 半導体記憶装置
DE3856124T2 (de) * 1987-11-13 1998-06-10 Texas Instruments Inc Serieller Videoprozessor und Verfahren
EP0444368B1 (en) * 1990-02-28 1997-12-29 Texas Instruments France Digital Filtering with SIMD-processor

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DE69030706T2 (de) 1997-12-11
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JPH0437949A (ja) 1992-02-07

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