JPH0436856A - 同期ベクトル・プロセッサのための第２最近接通信ネットワーク、システムおよび方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 免匪至１１ 本発明は、概略的には、シングル命令多重データ・プロ
セッサに関する。−層詳しくは、本発明は、改善定義テ
レビジョン（ＩＤＴＶ）のようなディジタル信号処理に
特別の用途を見出す一次元処理要素アレイを有するプロ
セッサに関する。さらに、本発明εＪ、プロセッサの改
良、テレビジョン、ビデオシステムその他のシステムの
改良ならびにそれらの動作、制御の方法に関する。

発明の背景 データ信号の迅速で正確なリアルタイム処理は、少数の
広範囲にわたる科学技術領域を指定できるが、イのなか
でも、消用ディジタル信号処理、消費名工Ｌ／りトロニ
クス、Ｔ業工［／りトロニクス、グラフィックス・画像
形成、計装、医療工（／クトロニクス、軍事エレクトロ
ニクス、通イ＾、自動車エレクトロニクスの用途では望
ましい。

殻的には、ビデオ信号のリアルタイム画像処理のような
ビデオ信号処理は短時間で大量のデータを取り扱い、処
理しなければならない。画像処理については、Ｅｌｅｃ
ｔｒｏｎｉｃ　Ｄｅｓｉｇｎ（１９８４年１０月３１ト
コ）の第２０７＝２１８頁、ならびに、Ｅｌｅｃｔｒｏ
ｎｉｃ　Ｄｅｓｉ）；ｎの、１９８４年１１月１５日の
発行物の第２８９〜３００頁、１９８４年１１月２９日
の発行物の第２５７〜２６６頁、１９８４年１２月１３
［コの発行物の第２１７〜２２６頁、１９８５年１月１
０口の発行物の第３４９〜３５６頁において、Ｄａｖｉ
ｓ等が論議している。

ビデオ信号処理で（」、多くのデータ処理用途のだめの
有限インパルス応答（ＦＩＲ）式ディジタル・フィルタ
を使用しな←づればならない。サンプリング周波数を注
意深く選んだならば、フィルタの係数を２の累乗または
少なくとも２の累乗の単純な組み合わせの小さな比率と
することができる。リアルタイム・ビデオ信号処理では
、作動しているプロセッサがビデオ信号と、極めて速い
速度でディジタル・フィルタをエミュレートするのに必
要なデータとを受は取り、処理しなければならない。従
来は、処理時間のかなりの部分がアレイ内で隣り合った
プロセッサからサンプル・データを得るのに費やされて
いる。たとえば、アレイ内のプロセッサは、アレイ内の
所望の位置に達するまで、次に隣り合ったプロセッサ内
にあるデータをアドレス指定、読み出し、転送するのに
一連の命令を実行しなければならない。大型のアレイで
は、所望の位置に達するまで］つのプロセッサから次の
プロセッサへデータを転送するこのシーケンスは時間の
かかるものである。データを受（づ、処理するの時間か
有限である場合、もちろん、長いデータ検索時間により
、データ処理時間は短くなる。したがって、同期ベクト
ル・プロセッサにおいてデータ検索時間を短縮できる技
術があれば、この技術分野では望ましい。

１旦二厘Ｉ 簡単に言えば、１つの実施例において、本発明は、直列
チェーン式に接続したプロセッサ回路を包含し、こオ］
、らプロセッサ回路の各々が、前Ｌ２制制御器およびア
ドレス信号の入力のために他のプロセッサ回路のデータ
処理ユニットの各々のディジタル入力部と共通に接続し
たディジタル入力部を有するデータ処理ユニットであり
、算術ロジック・ユニット、この算術ロジック・ユニッ
トに接続した複数のデータ記憶レジスタおよびこのデー
タ記憶レジスタに接続したデータ・マルチプレクサを包
含するデータ処理ユニツｌ〜と、前記第】ディジタル・
データ信号の並列入力のための第１セットのビット・レ
ジスタを包含し、また、第２セットのビット・レジスタ
を包含し、これら第１、第２のセットのビット・レジス
タが個々に前記データ処理ユニットによってアクセス可
能である第ルジスタ・インターフェースと、第３セット
のビット・レジスタを包含し、また、処理済みのディジ
タル・データ信号を発生ずるための並列ディジタル出力
部を有する第４セットのビット・レジスタを有し、これ
ら第３、第４のセットのビット・レジスタが個別に前記
データ処理ユニットによってアクセス可能となっている
第２レジスタ・インターフェースと、各プロセッサ回路
の第ルジスタ・インターフェースへ第１共通ラインによ
って接続してあり、クロック・パルスに応答して前記第
ルジスタ・インターフェースの各々の動作を選択的に順
次に付勢する第１シーケンサ回路と、各プロセッサ回路
の第２レジスタ・インターフェースへ第２共通ラインに
よって接続してあり、クロック・パルスに応答して前記
第２レジスタ・インターフェースの各々の動作を選択的
に順次に付勢する第２シーケンサ回路とを包含し、前記
データ処理ユニットか前記第１、第２のレジスタ・イン
ターフェースから独立してかつそれと協働して前記コン
トローラによって作動可能としである。

本発明の新規な特徴は特許請求の範囲に記載しであるが
、発明自体ならびに他の特徴および利、壱は添付図面を
参照しての以下の詳しい説明から最も良くわかって貰え
よう。

好ましい実施例の詳細な説明 以下、本発明の好ましい実施例について図面を参照しな
がら説明を行う。いくつかの図を通じて使用している類
似した参照行帰は類似しているかあるいは相当する部分
を示している。

好ましい実施例のｓｖｐ　（同期ベクトル・プロセッサ
）は改良定義テレビジョン（ＩＤＴＶ）、拡張定義テレ
ビジョン（ＨＤＴＶ）システムで用いられる３−Ｄアル
ゴリズムをリアルタイムで実行することのできる汎用マ
スク・プログラマブル単命令・多重データ・縮小命令セ
ット計算［ＳＩＭＤＲＩＳＣ）装置である。本発明のＳ
ＶＰは好ましい実施例ではビデオ信号を処理するものと
して開示するが、ＳＶＰのハードウェアは、特別のフィ
ルタや機能をアーキテクチャに含むことがないので、多
くの異なった用途においても同様に作動する。

−射的には、ＳｖＰは多数の入力データを並列に処理し
ようとしているいかなる状況でも使用できる。

代表的な用途、たとえば、ビデオ信号処理では、入力層
と出力層がデータ・ソース（たとえば、ビデオカメラ、
ＶＣＲ、レシーバなど）、データ・シンク（たとえば、
マスク・ディスブ！／イ）と同期して作動する。同時に
、計算層が、パケッ］・のずべての要素（普通は、ＶＥ
ＣＴＯＲど呼ばれるが、テレビ／ビデオ環境では、単一
の水平方向表示線を含むすべてのサンプル）に対して同
時にプログラマブル機能を適用することによって所望の
変換を行う。こうして、ＳｖＰは同期ベクトル処理に対
してアーキテクチャ的に簡素化される。

第１図において、テレビまたはビデオのシステム１００
が同期ベクトル・プロセッサ装置１０２を包含する。シ
ステム１００はマスク走査式のＣＲＴ１０４も包含し、
これは普通のテレビ受信機で用いられているような標準
のアナログ・ビデオ回路］０８からアナログ・ビデオ信
号を入力部］、　０６で受は取る。アンテナ１１０かも
のビデオ信号は、ヂューナを含もＲＦ、ＩＦスデージ１
１２、ＩＦストリップおよび同期セパレータ回銘を介し
て通常の方法で増幅、濾波、ヘテロゲイン操作され、ラ
イン１１４のところにアナログ変換合または成分ビデオ
信号を発生ずる。周波数変調した（ＦＭ）オーディオ成
分の検出が別個に行われるが、これ以上ここでは説明し
ない。水平同期、垂直同期およびカラー・バーストがコ
ントローラ１２８によって用いられてＳＶＰ　１０２に
タイミングをＭえるが、Ｓ　Ｖ　ｌ）のデータ経路の部
分ではない。ライン１１４のアナログ・ビデオ信号はア
ナログ・ディジタル変換器１１６によってディジタル変
換される。ディジタル化されたビデオ信号は、ライン１
１８のところで、同期ベクトル・プロセッサ１．０２に
入力される。

プロセッサ１０２はライン１１８に存在するディジタル
・ビデオ信号を処理し、ライン１．７０に処理済みのデ
ィジタル信号を送る。この処理済みのビデオ信号は、次
いで、ディジクル・アナログ変換器１２４によってアナ
ログ変換されてから、ライン１２６を経て標準のアナロ
グ・ビデオ回路１０８に送られる。記録された信号その
他の標準でない信号のソース、たとえば、ビデオ・テー
プ・レコーダ１３４からアナログ・ディジタル変換器１
１６にビデオ信号を与えても良い。

ＶＣＲ信号はライン１３６に送られ、ヂューナ１１２を
バイパスする。プロセッサ１０２は１つのフィールド・
メモリ１２０に１つ（またはそれ以上）のビデオ・フレ
ームを格納することができる。このフィールド・メモリ
は、図示例では、Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ
のＭ　ｏ　ｄ　ｅ　Ｉ　Ｔ　Ｍ　Ｓ　４　Ｃ１，０６０
フイールド・メモリ装置である。フィールド・メモリ１
２０はコントローラ１２８からライン１３８．１４０を
通して制御と刻時を受ける。

ライン１１４のビデオ信号入力は、たとえば、１４．３
２ＭＨｚ　（カラー・ザブギヤリヤ周波数、３５８ＭＨ
ｚの４倍）のサンプリング率でアナログ・ディジタル変
換器」１６によって８ビツトのディジタル化ビデオ・デ
ータに変換される。Ｓ　Ｖ　Ｐ　１．０２には全部で４
０本の入力ラインが通じている。先に述べたように、デ
ィジタル化ビデオ信号にはそのうちの８本が用いられる
。他の入力ラインＴｉｔフレーム・メモリ出力部、別の
テレビソースなどのための入力部として用いられる。デ
ィジタル・アナログ変換器１２４は］、４．３２Ｍ）Ｉ
ｚの率で８ビツト・プロセッサ出力をアナログに変換す
るように改造することもできる。残りの出力ラインは他
の信号のために用いることができる。あるいは、ディジ
タル・アナログ変換器１１６．１２４は成る特定の目的
のために所望に応じて異なったサンプリング率で作動し
ても良い。

プロセッサ１．０２はコントローラ１２８によって制御
される。コントローラ１２８はプロセッサ１０２ヘライ
ン１３０を通して２４のマイクロコード制御ビットと１
４のアドレス・ビットを与える。比較的遅い速度の場合
、コントローラ１２８は適当な標準のマイクロプロセッ
サあるいはマイクロコントローラ装置、たとえば、市販
されているＴｅｘａｓ　ＴｎｓｔｒｕｍｅｎｔｓのＭ　
ｏ　ｄ　ｅ　Ｉ　Ｔ　Ｍ　５３７０ＣＯ５０である。も
つど遼い速度では、より高速のコントローラがＲＡＭあ
るいはＲＯＭにソフトウェア・コードを記憶しているか
、あるいは、ステートマシンまたはシーケンサが用いら
れる。コントローラ１２８はプロセッサ１０２と同じ半
導体デツプに設けられており、特に、それがアドレス・
カウンタを組み合わせたＲＯＭ内に格納されたコードの
みを含んでいるときには、第１図のユニット１３２を形
成する。マイクロ命令が、−回のサイクルの範囲内で、
７つの基本ゲーティング・ＡＬＵ機能の操作を制御でき
る。ＰＥのすべては同じ命令、すなわち、アーキテクチ
ャ指定ＳｉｎｇｌｅＴｎｓｔｒｕｃｔｊ、ｏｎ　１Ｊｕ
ｌｔｉｐｌｅ　Ｄａｔａ　ｆｓＩＭＤ）で制御される。

第２図の好ましい実施例では、ＳＶＰ装置１０２は１０
２４個の１ビツト処理要素１０３ｆＰＥ）を有する一次
元アレイを包含する。

個々のプロセッサ要素１５０が第３区に示しである。各
プロセッサ要素１．０５は、４０×１に編成された４０
ビツト・データ入力レジスタ（ＤＩＲ）１．５４と、１
．２８　ｘ　ｉに編成された第１の１２８ビット・レジ
スタ・ファイル暑 ｔグ （ＲＦＯ）１５８と、作業用レジスタＡ、Ｂ、Ｃ，Ｍ１
６２と、］、　２８　Ｘ　１に編成された第２の１２８
ビット・レジスタ・ファイル（ＲＦＩ）〕６６と、２４
×１に編成された２４ビット・データ出力レジスタ（Ｄ
ＯＲ）１６８とを包含する。第３図に示すプロセッサ１
０２は、さらに、ＤＩＲ／ＲＦＯレジスタ１５４／１５
８、作業用レジスタＡ、、Ｂ、Ｃ，ＩＶ’ｌｌ　６２、
算術論理ユニット１６４の間でのデータの読み出し、書
き込みを制御する第１の読み出し／書き込み回路１５６
を包含する。第２の読み出し／書き込み回路１６７が設
けてあって、ＤＯＲ／ＲＦＩレジスタ１６６／１６８、
作業用レジスタＡ、Ｂ、Ｃ１ＩＶＩＩ　１６２、算術論
理ユニット１６４の間でのデータの読み出し、書き込み
を制御する。

ＰＥ内のデータの流れは３つの、すべて同時に作動する
層またはパイプライン・ステップ（すなわち、入力、出
力、計算）にパイプライン化される。入力層では、デー
タ入力レジスタ（ＤＩＲ）が１バケットのデータをワー
ド逐次的に獲得あるいは蓄積する。計算層では、プログ
ラムされた動作がワードあたりプロセッサを経て既に獲
得されたパケットのすべての要素について同時に実施さ
れる。出力層は、また別のパケットをデータ出力レジス
タ（ＤＯＲ）から出力ビンへ、ここでも再び、ワード逐
次的に転送する。

計算層パイプラインの各位相内で、多数のサイクル／命
令が必要な動作を実施する。入力・出力層、すなわち、
入力・出力バイブライン・ステップはｌサイクルあたり
１つのデータワードを蓄積するが、データのパケット全
体を転送するのに多重サイクルを用いることによってＩ
１０ビン要件を最小限に抑えている。］パケットあたり
のデータワード数は、プロセッサ要素アレイのサイズに
対して各用途あるいはシステム主題毎にハードウェアあ
るいはソフトウェアで定められる。たとえば、この好ま
しい実施例では、１０２４である。

計算層または計算パイプライン・ステップは多重サイク
ルを用いてデータを処理する。各データに割り当てられ
たＡＬＩＪ、データ経路（：ｉ１ヒツトｑ硼で／ｙ ！６ ある。したがって、多ビット・ワードについての機能は
多重サイクルにおいて計算され得る。

Ｄ　Ｉ　Ｒ１，５４は、入力１５１にイネーブル信号が
与えられたときに、ライン１１８からディジタル化ビデ
オ信号をロードする。このイネーブル信号は１−ｏｆ−
１０２４コミユテータ、シーケンサまたはリング・カウ
ンタ１４８に送られる。コミュテタ１４８は、ライン１
１８に標準のビデオ信号が存在するとき、水平ブランキ
ング期間の終わりに１−リガ操作されて始動し、アナロ
グ・ディジタル変換器１１６のサンプリング率（周波数
）と同期した１０２４回までのサイクル中（１４，３２
ＭＨｚ）継続する。同様に、ＤＯＲ１６８は、入力部１
７２にイネーブル信号を与えられたときに、処理済みの
ビデオ信号をライン１７０に与える。このイネーブル信
号は別の１−ｏｆ−１０２４コミユテタ、シーケンサま
たはリンク・カウンタ１７４から受は取られる。コミュ
テータ１７４は水平ブランキング期間の終わりにトリガ
操作されて始動し、アナログ・ディジタル変換器］２４
のサンプリング率と同期した１０２４サイクルにわたっ
て継続する。

各ＰＥはそれに最も近い４つの隣接のＰＥ（左に２つ、
右に２つ）と直接連絡している。２つのＰＦの各々が独
立したアドレス指定・読み出し一修飾一書き込みサイク
ルを行って、２つの異なったＲ１′：位置を読み出し、
データを算術論理ユニット（ＡＬＬＩ）によって処理し
、その結果を回だけのクロック・サイクルでレジスタ・
ファイルＲＦＯまたはＲＦ１位置の１つに書き戻すこと
ができる。

外部ラインが第３図のプロセッサ・アレイにおけるプロ
セッサ要素、ＰＥ１５０、のずべてに共通に接続しであ
る。これらのラインは後に詳しく説明するが、ここで簡
単に説明しておくと、４０本のデータ入力ライン１１８
．７本のＤＩＲ／ＲＦＯライン１３】、２４本のマスク
制御ライン１３０、クロック・リセット１８号ライン１
４２．１４４．２本のテス１〜・ライン１４６．７本の
ＤＯＲ／ＲＦＩアドレス・ライン］、、　３３、／”７ ／ど ２４本のデータ出力ライン１７０および１本のｊビット
大域出力１７ｇ（Ｇｏ）ラインを含む。

入力／出力 ｓＶＰのＩ１０システムはデータ入力レジスタ１．５４
．（ＤＩＲ）と、データ出力レジスタ］、６８（ＤＯＲ
）とを包含する。ＤＩＲＤＯＲは、順次に、デュアルポ
ート式メモリにアドレス指定され、高速シフト・レジス
タとして作動する。ＤＩＲ，ＤＯＲは、共に、好ましい
実施例では、ダイナミックメモリである。

ＤＩＲ，ＤＯＲが一般的な場合にＰＥ１５０に同期して
いるので、データがＤＯＲ／ＲＦＩとＰＥ１５０間で転
送される前に成る種の同期が行われな←プればならない
。これは、通常は、ビデオ用途では水平ブランキング期
間中に生じる。成る用途では、ＤＩＲＤＯＲおよびＰＥ
は同期して作動し得るが、いずれにしても、レジスタの
うちの一方のレジスタの両方のぼおとに同時に読み出し
、あるい（−Ｊ、書き込みを同時に行うのは勧められな
い。

データ入力レジスタ 再び第２図を参照して、プロセッサ１０２のＤＩＲは４
０９６０ビットのデュアルポート式ダイナミックメモリ
である。１つのボート１１９は１０２４個の４０ビツト
のワードとして編成され、機能的には、］０２４ワード
・ライン・メモリの書き込みボートをエミコ、レートす
る。第４図はＤＩＲ書き込みのためのタイミング図であ
る。

４０個のデータ入力部１１．８　（ＤＩＩ〜ＤＩ３９）
がタイミング信号、書き込みイネーブル１．９０（ＷＥ
）リセット書ぎ込み１９２　（Ｒ３ＴＷ旧および書き込
みクロック１９４．　（ＳＷＣＫ）と−緒に用いられる
。

Ｗ　Ｅ　１．９０は書き込み機能と、アドレス・ポイン
タ１４８（コミュレータ）増分機能の両方を５ＷＣＫ１
．９４と同期して制御する。高レベルのとき、Ｒ３ＴＷ
Ｈ１９２ラインはアドレス・ポインタ１４８を５ＷＣＫ
の次の立ち上がり縁で１０２４ワード・バッファにおけ
る最初のワードにリセットする。Ｓ　Ｗ　ＣＫ、　１９
４は連続クロック入力部である。最初の２回のクロック
遅延の後、データ］９８の１つの４０ビット・ワードが
５ＷＣＫＩ９４の各引き続く立ち上がり縁で書き込まれ
る。

データ・ワードＯ−Ｎを書き込もうとしている場合、Ｗ
　ＥはＳ　Ｗ　ＣＫのＮ＋４の立ち上がり縁について高
レベルに留まる。アドレス・ポインタ１４８は、原ｉｌ
ｌとして、１−Ｏｆ−１，０２４、シーケンサまたはリ
ング・カウンタを包含し、これは、水平ブランキング期
間の終わりでトリガ操作されて始動し、アナログ・ディ
ジタル変換器１１６のザンプリング周波数で同期した１
０２４サイクルにわたって動作を継続する。入力コミュ
レータ１４８は水平走査速度の１０２４倍以上で刻時さ
れる。出力コミュレータ１７４は、必ずしもではないが
、入力部と同じ串で刻時され得る。

ここで、説明の目的で、プロセッサ１０２が］０２４個
のプロセッサ要素を持つものとして述べたが、これ以夕
ｉの数のプロセッサ要素を持っていても良いことは了解
されたい。実際の数は使用されるテレビジョン信号伝送
基準、ずなわち、ＮＴＳＣ，ＰＡＬ、　ＳＥＣＡＭある
いは非テレビジョン用途における機能の所望システムに
関係する。

データ入力レジスタ１５４の第２ボート１２１は〕０２
４ビットからなる４０個のワードとして編成される。各
ビットはｊつのプロセッサ要素］、　５０に対応する。

ボート１２１は、物理的には、ＲＦＯの絶対アドレス・
スベーずであり、そこにマツピングされる。したがって
、ＤＩＲｌＲＦＯは互いに排他的な回路となる。アッセ
ンブリ・コードの所与のアッセンブリ言語について一方
がオペランドによってアドレス指定されたとき、他方は
アドレス指定されることがない。両方に対する基準を含
むアッセンブリ言語ラインはアッセンブリ時にエラーを
発生することになる。

これについては後にもつと詳しく説明する。

ＤＩＲ１５４はＤＯＲ１６８から独立して作動する。し
たがって、それ自身のアト１ノス・ライン１３］とそれ
自身の制御ライン１３５のいくつかを持っている。Ｄ　
Ｉ　Ｒ１５４の正しい機能は多くのライン（ずなわぢ、
Ｃ２１，、Ｃ８、Ｃ２、Ｃ１，Ｃｏ）、ＷＲＭ２３４の
内容によって、そ）ｌ ン） して、アドレスＲＦＯＡ６〜ＲＦＯＡＯ（第５図参照）
によって決定される。制御ラインＣ２＝１はＤＩＲ１５
４を選定する。７つのアドレス・ラインＲＦＯＡ６〜Ｒ
ＦＯＡＯは読み出しあるいは書き込みを行うべき１−ｏ
ｆ−４０ビツトを選定し、Ｃ１、ＣＯは書き込みソース
（ＣＯｌＣｌが読み出ししない事項について）を選定す
る。ラインｃｉ、ｃｏの成る組み合わせでは、ＤＩＲ１
５４についての書き込みソースはＣ２１、Ｃ８の状態な
らびに作業用レジスタＭ２３４の内容に依存する。これ
らはプロセッサ１．０２の融通性を高め得るＭ依存命令
と呼ばれる命令を構成する。表１はＤ　Ｉ　Ｒ１，５４
についての制御ライン機能を示している。

表　　１ ここで、「ｍ」　は（ＲＦＯＡ６、ＲＦｌ］Ａ５、　　
　ＲＦＯＡ（１＋の一進コンビネーションであり、Ｏ＜
＝ｍ＜＝３９０）範囲にある。

範囲４０＜　＝　ｍ　＜　＝　１２７は予約される。

第５図のプロセッサ要素論理図ばＲＦＯ１５８およびＤ
ＩＲ１５４の相互連絡を示している。

Ｃ２１，、Ｃ８、Ｃ２、Ｃ１、ＣＯおよびＲＦＯＡ６−
ＲＦＯＡＯは１０２４（７）Ｐ　Ｅｔヘテユｒ に共通の制御／アドレス・ラインである。信号Ｃ２８０
およびＭ２５０は、それぞれ、ＷＲＣ２４８、ＷＲＭ２
３４からのものである。

３Ｍ２６２はＡＬＵ２６０からのものである。

Ｒ３２２，２Ｒ３２４、Ｒ３１０，２Ｌ３１２はこのＰ
Ｅの４つの最も近いものからの信号である。４０個のＤ
ＩＲワードはコピーライテッド・キー・ニーモニックス
を用いる命令によって読み出しあるいは書き込みされる
。すなわち、ＩＮＦ　（ｍｌ（ここで、０≦ｍ≦３９）
またはＸＸ　ＩＮＰ（ｍ）　　（ここで、ＸＸばＮ　ｅ
　ａ　ｒ　−ｎ　ｅ　ｉ　ｇ　ｌｚ　ｌ）ｏ　ｒオプシ
ョンである〕。

ハードウェアをより効率よくするために、同じアドレス
・ラインおよび同じハードウェアのがなりの部分をＤＩ
Ｒ１５４とＤ　ＲＯ］、　５８の間で共有する。

以下の表２のメモリ・マツプは８ビツト・アドレスを必
要とする。このアドレスは下位ビットとしてＭＳＢ、ア
ドレス・ラインＲＦＯＡ６〜ＲＦＯＡＯとしテノ制御ラ
イフＣ２（ＲＦＯＡ７）からなる。Ｃ２は、ＤＩＲ１５
４対ＲＦ　Ｏ１，５８の選定が命令二一モニックに内在
するので、アドレスと考えなれない。

表　　２ λ（ バ 二二二り比ブ］［／多シ（夕 ここで再び第３図を参照して、ＤＯＲ１６８は２４５７
６ビツｉ−のデュアルポート式ダイナミックメモリであ
る。１つのボート１６９はそれぞれ２４ピツ［・の１０
２４個のワードとして編成され、１０２４ワード・ライ
ン・メモリの読み出しボートを機能的にエミュレ−１・
する。データ出力部（Ｄｏｏ−Ｄ○２３）１．７０は第
６図の読み出しイネーブル（ＲＥ）、　　リセット読み
出しく　ＲＳ　Ｔ　ＲＴ−１）および逐次読み出しクロ
ック（Ｓ　ＲＣｉ＜　）の信号と一緒に用いられる。

Ｓ　ＲＣＫ、　４９６は連続クロック入力である。

ＲＥ４９０は、Ｓ　ＲＣＫ　４９６と同期して、読み出
し機能とアドレス・ポインタ増分機能の両方を使用可能
にしたり、不能にしたりする。高レベルの場合、Ｒ３Ｔ
ＲＨ４９４はＳ　ＲＣＫ　４９６の次の立ち上がり縁４
９８で１０２４ワード・バッファの最初のワードに対し
てアト１／ス・ポインタ（コミュテータ）をリセットす
る。最初の２つのクロック遅延の後、データのうちの１
つの２４ビット・ワードがＳ　ＲＣＫのその後の立ち上
がり線毎にその後のアクセス時間で出力される。

データ・ワードＯ−Ｎを読み出そうどしている場合には
、ＲＥは５ＲＣＫのＮ＋３個の立ち」二かり縁について
高レベルに留まらなければならない。

ＤＩＲ１５４について上述したように、アドレス・ポイ
ンタ１７４も同様に１−ｏｆ−１０２４コミユテタまた
はリング・カウンタを包含し得る。

データ出力レジスタ１６８の第２ポート１６７はそれぞ
れ１０２４ビットの２４個のワドとして編成される。各
ビットは１つのプロセッサ要素１５０に対応する。ＤＯ
Ｒ１６８のボート１６７は、物理的にＲＦ　１　］、　
６６の絶対アドレス・スペースの一部であり、そこにマ
ツピンクされている。したがって、Ｄ　ＯＲ１，６８お
よびＲＦ　１．１６６は相互に排他的な回路である。−
力が所与のアッセンブリ・ラインを介してオペランドに
よってアドレス指定されると、他方Ｌｆアドレス指定さ
れ得ない。これら両方に刻する基準を含むアッセンブリ
・ラインはアッセンブリ時エラ〕、ン ユと を発生することになる。これについては後にもっと詳し
く税明する。

Ｄ　ＯＲ１，６８はＤＩＲ１５４から独立して作動する
。したがって、それはそれ自体のアドレス・ライン１３
３とそれ自体の制御ライン１３７のうちのいくつかを有
する。ＤＯＲ１６ｇの正しい機能は多くのライン（Ｃ２
１、Ｃ５、Ｃ４、Ｃ３）、ＷＲＭ２３４の内容およびア
ドレスＲＦＩＡ６〜ＲＦ　１．　Ａ　Ｏによっって決定
される（第５図参照）　制御ラインＣ５−１はＤＯＲ１
６８を選定する。７本のアドレス・ライン１３３は読み
出したり書き込んだりしようとしている１−ｏｆ−２４
ビットを選定し、Ｃ４、Ｃ３は書き込みソースを選定す
る。制御ラインＣ４、Ｃ３の成るコンビネーションの場
合、書き込みソースＤＯＲ１６８はＣ２１の状態ならび
に作業用レジスタＭ２３４の内容に依存する。これらは
プロセッサ１．０２の融通性を高めるＭ依存命令と呼ば
れる命令を形成する。表３はＤ　ＯＲ１，６８について
の制御ライン１３０の機能を示す。

表　　３ Ｘ　　ＯＸ　　Ｘ　　　ＩＸＩＲＦＩ選定ここで、Ｉ’
　ｑ、　ｊけ１ＲＦＩＡ６、ＲＦ　１．　Ａ　５・・・
ＲＦ　］、　Ａ　Ｏ）の二進コンビネーションであり、
０　＜　＝　ｑ、　＜　＝　２３の範囲にある。

範囲２４＜＝ｑ＜＝１２７は予約されている。

第５図の論理図はＲＦＩとＤＯＲの相互接続状態の詳細
を示している。Ｃ２＋、Ｃ５、Ｃ４、Ｃ３およびＲＦ　
１．　Ａ　６〜ＲＦ　１．　Ａ、　Ｏは１０２４個すべ
てのＰＨに共通の制御／アドレス／データ・ラインであ
る。信号Ｃ２８０およびＭ２５０は、それぞれ、ＷＲＣ
２４ｇ、ＷＲＭ２３４からのものである。５Ｍ２６２お
よびＣＹ２６４はユソ Ａ　Ｌ　Ｕ　２６０からのものである。

ハードウェアをより効率よくするために、同じアドレス
・ライン１３３と同じハードウェアのかなりの部分がＤ
　ＯＲ１，６８、ＲＦ１１６６の間で共有されている。

以下の表４のメモリ・マツプは８ビット・アドレスを必
要とする。このアドレスは、下位ビットどして、ＭＳＢ
、アドレス・ラインＲＦＩＡ６〜ＲＦ　１．　Ａ、　Ｏ
（１３３）として制御ラインＣ３（ＲＦｌ、Ａ、７）で
構成されている。Ｃ５は、Ｄ　ＯＲ１，６８対ＲＦ　１
１．１．６６の選定が命令ニモニックにビットＣ５分だ
け内在しているため、アト１／スとは考えられない。

表　　４ ＤＯＲ／ＲＦＩメ干リマップ　　す１は　１６進数を示
すＰＥレジスタ・ファイル 第３図において、各ＰＥ１５０は２つのレジスタ・ファ
イル、ＲＦ　Ｏ１，５８およびＲＦ　１．　］、　６６
を含む。各ＲＦはＰ　Ｅ　１．５０あたり２５６ビツト
の全体に対して読み出し／書き込みメモリの１ビツト分
の１２８個のワードからなる。

３〆 ８〕 プロセッサ・アレイ１０５には２つのアドレス指定構造
があり、ＲＦＯ１５８に対する１つの１３１は１０２４
個すべてのＰＥをカバーし、ＲＦ１１６６に対する１つ
の１３３は１０２４個すべてのＰＥをカバーする。両レ
ジスタ・ファイルは独立したアドレス、セレクタ、命令
のラインが組み合わせであるが、同じ制御器１３０およ
びタイミング１４２回路を共有しでいる。このことは、
両レジスタ・ファイルが同時にデータを読み出し、電気
的効率のために、互いに独立して書き込みを行う。

ＲＦＯｌ　５ｇおよびＲＦ　１１．６６は読み出し専用
であっても、あるいは、Ｃ２４８あるいはＭ２３４レジ
スタを含むいくつかのソースから書き込むか、もしくは
、ＡＬＵ２６０の５Ｍ２６２出力によって直接書き込み
を行っても良い。また、Ｍ依存命令は、状態的には、Ａ
ＬＬＪ２６０から直接かあるいは近接のもの１６０から
ＣＹ２６４出力のようなデータ・ソースを許す。

以下の表５の「Ｘ」は左隣の３１０または右隣の３２２
を表わし、「Ｘ２」はＷＲＭ２３４における値に依存し
て２＠目の左隣の３１２または２番目の右隣の３２４を
表わしている。他のデータは、ＲＦを最初にこれらの場
所のうちの１つに通ずことによって書き込まれ得る。

以下の表５は各レジスタ・ファイルについてのありそう
な書き込みデータ・ソースを示す。

表　　５ 」二連したように、レジスタ・ファイルＲＦＯおよびＲ
ＦＩは独立してアドレス指定でき、したがって、１ビツ
トの乗算・蓄積作業を一回だ番づのプロセッサ・サイク
ルで実施できる。ずなわぢ、以下の算術式が一回のクロ
ック・サイクルで各ＰＥによって求められ得る。

ＲＩ　ＩＩ））　’　、＝　　ｆＲＯｆｎ）　”Ｍ）→
Ｒ１ｆｐ）ｒ ここで、 Ｍ＝ＷＲＭ　（作業用レジスタＭ）に含まれる値、ＲＯ
（ｎ、）＝アドレスｎでのＲＦＯに含まれる値、 Ｒ］、（ｎ）＝アドレスｐでのＲＦＩに含まれる値、 Ｒ１（ｐ）””アドレスｐでのＲＦＩに書き戻されるべ
き値 である。

好ましい実施例において、レジスタ・ファイル、データ
入力レジスタおよびデータ出力レジスタは読み出し専用
ダイナミックメモリであり、運転中のプログラムによっ
て暗黙のうちにリフレッシュされない限り周期的にリフ
［ノッシュさ２する。

多くの用途（たとえば、ディジタルテレビ）では、プロ
グラムは、ソフトウェアループがリフｌフッシュ期間よ
りも頻繁に繰り返される場合には、ＲＦをリフレッシュ
状態に保つことになる。

これはプログラムによって使用されている任意の記憶場
所をリフレッシュ状態に保ち、一方、使用済みのビット
を未リフレッシュ状態に留めておくことができる。また
、成るプログラムでは、リフレッシュ期間内で当該記・
億場所のすべてを読み出すだけで、両ＲＦを確実にリフ
レッシュすることができる。

ｊ／レジスタファイルＯ（ＲＦＯ） ＲＦＯ１５８はＲＦ１１６６から独立して作動する。し
たがって、それはそれ自体のアドレス・ライン１３１と
それ自体の制御ラインのうちのいくつかを有する。ＲＦ
　Ｏ］、　５８の正しい機能は多くのライン（Ｃ２１，
、Ｃ８、Ｃ１，、ＣＯ）ＷＲＭ２３４の内容およびアド
レスＲＦ　Ｉ　Ａ　６〜ＲＦ　］、　Ａ　Ｏによっつで
決定される（第５図参照）。制御ライン４４８　　Ｃ２
＝ＯはＲＦ　Ｏ］−５８を選定する。７本のアドレス・
ライン１３１は読み出したり書き込んだりしようとして
いる１ｏｆ１２８ピツｌ〜を選定し、Ｃ１、ＣＯは書き
込めソスを選定する。制御ラインＣ１、ＣＯの成るコン
ビネーションの場合、書き込みソースＲＦ　Ｏ１，５８
はＣ２］およびＣ８の状態ならびに作業用レジスタＭ２
３４の内容に依存する。これらはプロセッサ１．０２の
融通性を高めるＭ依存命令と呼ばれる命令を形成する。

表６はレジスタ・ファイル０１５８についての制御ライ
ン機能を示す。

表　　６ Ｃ２１Ｃ８Ｃ２ＣＩ　　　ＣＱｌｆＷＲＭ＋ｌ　　　Ｄ
ＯＲに’）　イテノ動イ乍Ｘ　　　Ｘ　　　Ｉ　　　Ｘ
　　　ＸＩＸＩＤＩＲ選定ここで、ｒｒ＋Ｊは（ＲＦＯ
Ａ６、ＲＦ　ＯΔ５・・・ＲＦＯΔＯ）の二進コンビネ
ーションであり、０＜＝ｎ＜＝］、２７の範囲にある。

第５図の論理図はＲＦ　Ｏ］、　５８とＤ　Ｉ　Ｒ１５
４の相互接続状態の詳細を示している。Ｃ２］、Ｃ８、
Ｃ２、Ｃ１、ＣＯおよびＲＦＯＡ６〜ＲＦＯＡＯは１０
２４個すべてのＰＨに共通の制御／アドレス・ラインで
ある。信号Ｃ２８０およびＭ２５０は、それそ゛れ、入
へ１Ｒｃ２４８、Ｗ　ＲＭ　２３４からのものである。

５Ｍ２６２はＡＬＵ２６０からのものである。Ｒ３２２
，２Ｒ３１４、ＬａＩ３および２Ｌ３１２はこのＰＥに
最も近い４つのものからの信号である。

バー　ドウエアをより効率よくするために、同じアドレ
ス・ライン１３１と同じハードウェアのかなりの部分が
Ｄ　Ｉ　Ｒ］、　５４、ＲＦＯ１５８の間で共有されて
いる。表２のメモリ・マツプは８ビット・アドレスを必
要とする。このアドレスは、ＭＳＢとして制御ラインＣ
２で構成されている。

アドレス・ラインＲＦＯＡ６〜ＲＦＯＡＯはより下位の
ビットである。Ｃ２Ｌｌ、ＤＩＲ対ＲＦＯの選定が命令
二−モニックに内在しているため、アドレスとは考えら
れない。他のレジスタはメモリ３ど ・スペースにマツピングされており、表２のメモリ・マ
ツプ内のすべての未定義メモリ・スペースは予約されて
いる。

１／ジスタ・ファイル１　　（ＲＦＩ）ＲＦ　１．１６
６はＲＦＯ１５８から独立して作動する。したがって、
それはそれ自体のアドレス・ライン１３３とそれ自体の
制御ラインのうちのいくつかを有する。ＲＦｉ１６６の
正しい機能は多くのライン（Ｃ２１、Ｃ５、Ｃ４、Ｃ３
）Ｗ　ＲＭ　２３４の内容およびアドレスＲＦ　Ｉ　Ａ
、　６〜ＲＦＩＡＯ（］３３）によっつで決定される。

制御ラインＣ３＝ＯはＲＦＩを選定する。７本のアドレ
ス・ライン１３３は読み出したり書き込んだりしようと
している］、　−ｏ　ｆ　−１，２８ビツトを選定し、
Ｃ４、Ｃ３は書き込みソースを選定する。制御ラインＣ
４、Ｃ３の成るコンビネーションの場合、書き込みソー
スはＣ２１の状態ならびに作業用レジスタＭ２３４の内
容に依存する。これらはプロセッサの融通ｉ生を高める
Ｍ依存命令と呼ばれる命令を形成する。表８はレジスタ
・ファイル１についての制御ライン機能を示す。

表　　８ ［ＩＹ　ＲＭ　］ ＤＯＲについての動イ乍 ］ ＤＯＲ選定 ここで、ｒｐＪは（ＲＦ　１．　Ａ　６、ＲＦ　］、　
Ａ　５・・・ＲＦＩＡＯ＋の二進コンビネーションであ
り、０＜＝ｐ＜＝］、２７の範囲にある。

第５図の論理図はＲＦ　］、　１．６６とＤ　ＯＲ］、
　６８の相互接続状態の詳細を示している。Ｃ２］、Ｃ
５、Ｃ４、Ｃ３およびＲＦＩＡ６〜ＲＦ　］、、　Ａ　
ＯＬｔ：　１．０２４個すべてのＰＥに共通の制御／ア
ドレス・ラインである。信号Ｃ２８０および３ソ ％。

Ｍ２Ｂ５は、それぞれ、ＷＲＣ２４８、ＷＲＭ２３４か
らのものである。３Ｍ２６２およびＣＹ２６４はＡＬｔ
Ｊ２６０からのものである。

ハードウェアをより効率よくするために、同じアドレス
・ライン１３３と同じハードウェアのかなりの部分がＤ
ＯＲ１６８、ＲＦ　１．１６６の間で共有されている。

表４のメモリ・マツプは８ビツト・アドレスを必要とす
る。このアドレスは、ＭＳＢとして制御ラインＣ５で構
成されている。

アドレス・ラインＲＦＩＡ６〜ＲＦＩＡＯはより下位の
ビットである。Ｃ５は、ＤＯＲ対ＲＦＩの選定が命令二
一モニックに内在しているため、アドレスとは考えられ
ない。他のレジスタはメモリ・スペースにマツピングさ
れており、表４のメモリ・マツプ内のすべての未定義メ
モリ・スペースは予約されている。

読み　し／書き込み　路 第３図において、ブロック１５６．１６９、ずなわち、
ラベル付きの読み出し／書き込み回路は１つまたはそれ
以上のセンスアンプを包含する。

第７図は１ｘ１２８に構成された１２８ビツトのダイナ
ミック・ランダムアクセス・メモリからなるＲＦＯを示
している。実際には、ＲＦＯデータ・メモリ１５８およ
びＤＩＲ入力レジスタ１５４が同じ１ｘ１６８ＤＲＡＭ
けたの部分となっているが、ＤＩＲ１５４は２それが入
力部り、　ｌｏ−３９から並列に４０ビットで書き込ま
れるという点でＲＦＯ１５８と異なる。同様の配列がＤ
ＯＲ／ＲＦ１についても存在する。しかしながら、Ｄ　
ＯＲニは２４個（ＤＯＯ−２３）のみの並列出力ライン
が設けられる。成る実施例において、１つのプロセッサ
要素１５０あたり２つのセンスアンプがある。ＤＩＲ／
ＲＦＯについて１つの１５６があり、ＤＯＲ／ＲＦ１に
ついては他の１６７がある。各センスアンプはデータ・
レジスタ１５４または１６８、あるいは、レジスタ・フ
ァイル１５８または１６６のアドレス指定された部分に
対してデータの読み出し、書き込みを行う。検出された
データは、レジスタ、マルチプレクサ５０８（第７図）
およびメモリ・バンクＶ−／ Ｙ〉 ＤＩＲ／ＲＦＯ，ＤＯＲ／ＲＦＩの間で、Ｊ１０ライン
５０ｏ、５０２．５０４．５０６を経てやりとりされる
。ＤＲＡＭけたのｌＸＩ２８メモリＲＦ　Ｏ１，５８部
分においてアドレス指定される特定のビットは１０２４
個すべてのプロセッサ要素１．５０によって共有される
１２８本のワード・ライン１６０によって選ばれる。コ
ントローラコ２８は１．−　ｏ　ｆ　−６４アドレス選
定のために６つのアドレス・ピッｈ　１．３１　ＡをＤ
　Ｉ　Ｒ１，５４へ与える。（７番目のビットは、ＤＩ
Ｒ選定についてはｒ＝ｏ」、ＤＩＲ非選定については「
＝１」というように復号される。）そして、コントロー
ラ１２８は１−ｏｆ−１２８アドレス選定については７
つのアドレス・ピッｈ　１３１．　ＢをＲＦ　０１．５
８に与える。同じアドレス選定は１０２４個すべてのプ
ロセッサ要素１５０のＲＦＯまたはＤＩＲに行われる。

同様にして、ＲＦＩと呼ばれる第２の１ビット幅のダイ
ナミック・メモリ】６６がプロセッサ１０２の出力側で
用いられ、再び、１−ｏｆ−１，２８アドレス選定につ
いて７個のアドレス・ビット１３３Ａを受は取る。入力
コミュテータ１４８は水平走査速度の１０２４倍以上で
刻時され、その結果、入力レジスタ１５４の１０２４個
すべてが水平走査期間中にロードされ得る。出力コミュ
テータ１７４は入力と同じ速度で刻時され得るが、必ず
しもその通りでなくても良い。

コミュテータ１４８からのポインタ入力１５１は１セッ
ト４０個の入力トランジスタ５１Ｇを駆動するように示
してあり、これらのトランジスタは４０本のデータ・ラ
イン１１８（並列入力部ＤＩＯ−ＤＩ３９からの）をダ
イナミック・メモリ・セル５１８に接続する。これらの
セルはデュアルポートであり、ワード・ライン５２６に
よってアドレス指定されたとき、アクセス・トランジス
タ５２０およびセンスアンプ１５６に接続された折り返
しビット・ライン５２２．５２４を介して書き込み、読
み出しされる。この１６８ビット・ダイナミック・ラン
ダムアクセス（ＤＲＡ、Ｍ）げたのＤＩＲ部分について
はワード・ライン５２６のうちの４０本が、ＲＦＯ部分
についてはワード・ライン１６０のうぢの１２８本が設
けである。

先に述べたように、ＤＩＲは２トランジスタ・デュアル
ボー１・・セルである。読み出しおよび書き込みは各ボ
ート毎に実施され得る。ＤＩＲは高速ダイナミック・シ
フト・レジスタとして作動する。デュアルボー１・の特
徴は、ＤＩＲの内外へのデータの同期通信を可能とする
ことにある。ダイナミック・セルを用いることによって
、シフト・レジスタ・レイアウトほかなり縮小される。

ダイナミック・セルを用い得るが、これはセル動作にと
っては必須ではない。

データ出力レジスタは３１−ランジスタ・デュアルポー
ト・ゲインセルを利用する。たいていの用途において、
読み出し、書き込みはボート１６７のところで可能であ
るが、読み出しのみは第２ボー１〜で実施される。ＤＯ
Ｒ１６８は、高速ダイナミック・シフｉ・・レジスタと
しても作動する。ＤＯＲは、ゲイン・）・ランジスタ回
路と共に、記憶された電荷を破壊することなくコンデン
サ５１９の読み出しをを許す。作動にあたって、セル５
１９の論理「１」がトランジスタ１６４０のＩＶ、より
大きい場合、セレクト・ライン１７２がオンとなったと
き、ライン１６４２は、最終的に、論理「Ｏ」、すなわ
ぢ、０ボルトに引かれることになる。セル５１９の電荷
がＩ　Ｖ　Ｔより低い（すなわち、論理［○ｊまたは低
レベル）場合、ライン１６４２の電荷は予充電値に留ま
ることになる６トランジスタ１６４２はセル読み出しセ
レクト・トランジスタである。２４本すべてのデータ出
力ライン５６０がトランジスタ１６４２によって同時に
検知される（すなわち、トランジスタ１６４２がプロセ
ッサ要素セルを選ぶ）。図示のように、ノド１６５０は
絶縁されている。この接続は他のプロセッサ要素セルを
読み出しているときに発生ずるノイズによるセル内デー
タの喪失の可能性を減らず。各１２８セル部は信号を検
知すべく出力ラインにコンパレータ１６３４を有する。

基準電圧がコンパレータ入出力部１６３６に印加される
。

げ トランジスタ１６３０のソース１６３８はＶＤｌｌに接
続しである。しかしながら、これは必須要件ではなく、
ソース１６３８を別の電圧レベルに接続しても良い。

第８ａ図〜第８ｄ図はＤＯＲ回路のいくつかのラインお
よびノードでの電圧レベルを示している。

第９図は別のＤＯＲセルを示している。

先に述べたように、ビデオ用途のためのＰ　Ｅ　１．５
０の好ましい実施例では、４０ピツ］・幅の入力データ
バス］１８ど２４ビット幅の出力データバス１７０とを
利用する。これらのバス幅は、８ｆｓｃ　（３５ｎｓ）
の高い刻時速度と組み合わせで、］、　０２４　Ｄ　Ｉ
　Ｒ１５４またはＤＯＲ１６ｇについてのバス幅全体が
刻時期間全体にわたってパワーアップされなければなら
ない場合には、パスライン上のパワードレンおよびノイ
ズを大きくすることになる。しかしながら、個々のＤＩ
Ｒ（またはＤＯＲ）の力が刻時期間の任意特定の部分で
読み出されたり、書き込まれたりするため、書き込まれ
つつあるＤ　Ｉ　Ｒｉ　６８のみ、あるいは、任意所勾
の時刻に書き込まれつつあるＤＩＲを含むＤＩＲシリア
ル・アレイの一部のみをパワーアップすることができる
。

第１０図はＳ　Ｖ　Ｐ　１．２０入力バスライン１１８
パワードレン、ノイズ低減制御回路５８０を示している
。この回路５８０はＤＩＲ１５４書き込み中にＳ　Ｖ　
Ｐ　１．０２のノイズおよびパワー要求を低減する。説
明のために、１０２４　ｘ　４．　ＯＤ　Ｉ　Ｒアレイ
１５４ば８つのセグメントまたは部分５８６ａ−ｈにセ
グメント化され、各セグメントが１２８個のＰＥ１５０
を含む。データは、対応する制御ユニット６０２の制御
の下に作動しているコミュテータ１４８の１セグメント
によって各１．２８　Ｄ　Ｉ　Ｒセグメント５８６の記
憶場所に刻時される。制御ユニット１（６０２ａ）はラ
イン１１８上の入力ビデオ・データ信号の水平走査速度
と同期するように調時されたクロック入力６０８の１セ
グメントを有する。８つの制御ユニッＩ−６０２の各々
はリセット２ン り 信号６　］、　Ｏを受は取るように接続しである。リセ
ット信号は、最初の制御ユニット６０２ａをして残りの
ユニッｌ−６０２ｂ　−ｈをパワーアップ、パワーダウ
ンさせる。制御ユニット６０２の出力信号はコミュテー
タ５８８が上述したように作動可能とするコミュテータ
・イネーブル信号］、　５１を含む。個々の制御ユニッ
ト６０２の出力信号は、現在作動しているセクションへ
のデータ信号書き込みが完了間近であるときに次の隣接
の制御ユニットをパワーアップするパワーアップ出力信
号６０６も含む。たとえば、ライン１１８からＤＩＲセ
クション５８６ａへのデータ読み出しがひとたび完了間
近となったならば、次の隣接の制御ユニッｈ　６０２　
＋）がそのコミュテータ・セグメント５８８ｂを使用可
能とし、データの書き込みの準備を整える。ひとたびセ
グメント６０２ｂがコミュテータ・セクション５８８ｂ
を使用可能としたならば、ライン６０４　ａＪ二の信号
が先の制御ユニッｈ　６０２　ａをパワーダウンする。

これはこの制を卸ユニット６０２ａがセグメンｈ　５８
６　ａへの書き込み完了データを持っているからである
。このパワーアップ／パワーダウン制御シーケンスは、
１０２４個すべてのＤＩＲがロードされてしまうまで各
セクション毎に繰り返される。このようにして、書き込
まれつつあるＤＩＲのグループについてのコミュテータ
のみがクロック・サイクルの一部でパワーアップされる
。先に述べたＳ　Ｖ　Ｐ　］、　０２の作動に従って、
ビデオ・データ信号走査線水平ブランキング期間中、す
べてのセクション５８６ａ−ｈのＤ　Ｉ　ＲデータはＲ
Ｆ○に刻時され、一方、コントローラ・リセット信号が
活性化され、新しい走査線が入力の準備を整える。

次に第１１図を参照して、第１０図に示すパワードレン
・ノイズ低減制御回路５８０の好ましい実施例の論理ブ
ロック図がここにより詳しく示しである。第１１図にお
いて、制御回路５８０はフリップフロップ６１４．６２
０．６２２を含むザブ回路を含むものとして示しである
。

作動にあたって、入力部６１０でのリセット信に２ 妨 号がノリツブフロップ６１４．６２０ａのＳ入力部すな
わちセット入力部をトリガする。同じリセット信号６１
０がフリップフロップ６２０　ｂ６２０ｇへのクリヤ入
力部をトリガし、フリップフロップ６２２へのリセット
入力部をトリガする。フリップフロップ６２０ａのセッ
ト入力部がトリガされると、そのＱ入力部が（−１勢さ
れてドライバ６２８を使用可能にする。ドライバ６２８
が使用可能とされると、それらの入力部のクロック信号
がコミュテータ５８８ａ入力部に与えられる。作動のた
めのコミュテータ５８８ａのパワアップはノリツブフロ
ップ６１４のＱ出力信号の高ｌノベルで開始する。コミ
ュテータ・イネーブル信号１５１はライン１１８上に存
在するビデオ・データ信号の最初の４０ビットの、第１
の１）　Ｉ　Ｒ記憶場所への読み出しをトリガする。

クロック信号６０８は、先に述べたような入力ビデオ信
号速度と調時さｉｌだコミュテータ５８８をトリガする
。同じクロック信号が同時にすべてのクロック入力部６
０８に与えられる。しかしながら、ドライバ６０８ｂ−
６０８ｈが不能とされているので、それらの対応するコ
ミュテータ５８８　ｂ　−５８８ｈも付勢されない。次
いで、コミュテータ５８８ａは第１セグメン１〜のＤＩ
Ｒ記憶場所○−１２７に対応する各信号ライン１５１ｏ
〜１．５］、、２□を使用可能とする。信号ライン１５
１．１２７がＤＩＲ１２７について使用可能とさｈると
、イネーブル信号がフリップフロップ６２０ｂのセット
入力部にも与えられ、また、ライン６０６を経てパワー
アップ・コミュテータ５８８ｂへ与えられる。フリップ
フロップ６２０ｂのセット入力部またはＱ入力部はドラ
イバ６０８ｂを付勢し、クロッキング信号をコミュテー
タ５８８ｂに送り、コミュテータ５８８ｂに関して説明
したような作動を行わせる。信号ライン」５１１□８が
コミュテータ５８８ｂによって付勢されると、信号がパ
ワーダウン・コミュテータに通じるライン６０４を経て
フリップフロップ６２０ａのリセット入力部に送られて
）〜タイバ６２８ａを消勢する。ドライバ６２８ａの消
勢は！：／ 交ユ データの４０ビツトがＤＩＲ１２７に入力された後に行
われる。パワーアップ・パワーダウン・シーケンスは、
すべてのコミュテータ５８８ａ−５８８ｈがＤＩＲ記゛
賠場所０−１．０２３をロードするように作動してしま
うまで継続する。フリップフロップ６２２は、コミュテ
ータ５８８ｈの動作が完了した後にリセット信号６１０
によってリセットされる。

次いで、制御回路５８０が書き込まれつつある回路部分
をパワーアップするだ心ってパワードレンを低減する。

これは、また、データ・ラインに存在する可能性のあっ
たノイズを低減するのにも役立つ。

第１２区はプロセッサ１０２のＤ　ＯＲ１，６８すなわ
ち出力側で使用するためのパワー・ノイズ低減回路を示
す。第１２図の回路は第１１図の回路と同様に作動する
。ＤＩＲおよびＤＯＲを８つのセクションに分解するこ
とはほんの説明のためだけである。チップ・レイアウト
に応じて、３２またはそれ以上のセクションを持ってい
ても良い。

加えて、コミュテータは別の実施例では制御ユニットの
一部である。コミュテータ・セグメント５８８は個別の
コミュテータとして作用する単一のコミュテータの部分
であり得るし、あるいは、複数の個別のコミュテータが
あっても良い。

標準・　１三標゛信号 テレビは多くの信号ソースを持つ。これらの信号ソース
は２つのタイプに分類できる。すなわぢ、標準タイプと
非標準タイプである。標準信号はディジタル回路にとっ
ては理想的であり、非標準信号はディジタル・テレビジ
ョン・システムにとっては多くの問題を提起する。標準
信号の一例は、カラー・バースト周波数、水平同期期間
、垂直同期期間およびこれら３つの間の位相関係がすべ
てほとんど定数であるテレビ・ステーションである。Ｖ
ＣＲは非標準信号ソースの良い例である。このホームＶ
ＣＲは、水平同期パルスとクロマ・バーストの間の精密
な関係が記Ｂ／再生ブロセス中に失われ、テープ・ジッ
タの導入が引き続くフィールド間のタイミング関係を壊
すために、け 又ｒ このように分類される。

ビデオ・データ信号がライン１１８を通してＳ　Ｖ　Ｐ
　１．０２に連続的に送ら第１るが、アレイ・データ入
力レジスタ１０９は一度に１本だけのビデオ走査線を保
持する。先に説明したように、水平ブランキング期間中
、データの現在保持されている走査線ＲＦＯレジスタ・
ファイルにシフトされて入力レジスタを新しいデータ走
査線に対して自由にする。次のブランキング期間および
走査線時間中、レジスタ・ファイルＲＦＯおよびＲＦＩ
に先に保持されているデータはＰＥによって処理される
。１／ジスタ・ファイル・データは近接の通信ネッ）・
ワークを経て他のプロセッサ要素へも転送され得る。−
成約には実施されないが、Ｄ　Ｉ　ＲまたはＤＯＲのデ
ータはプロセッサ要素で直接処理しても良い。この事象
シーケンスは、入力信号にぼおず（水平ブランキング期
間）が存在しない非櫻準信号用途では望ましいことでは
ない。このような用途の一例として、入力信号がＶＣＲ
出力である場合がある。この場合、プロセッサ要素成分
間で（たとえば、ＴＲＩ　Ｉ　Ｒ対ＲＦＯおよびＲＦＩ
対ＤＯＲ）信号を停止させたり、データを転送したりす
る時間がない。この問題を解決すべく、第１３図に示ず
ＳＶＰアーキデクヂャを使用できる。第１３図において
、１０２４個のデータ入力レジスタ１５４は複数のセグ
メントに分割される。この例において、ＤＩＲは２つの
セグメント、左６５０、右６５２に分割される。ここで
、所望に応じてもっと多くのセグメントがあっても良い
ことは了解されたい。各セグメント６５０．６５２は全
プロセッサ要素の半分（５１２）を包含する。説明を容
易にするために、左側から１つだけプロセッサ要素を、
右側から１つのプロセッサ要素を示す。

作動にあたって、ライン１１８上のデータ信号はセグメ
ンｌ−６５０のＤＩＲに転送され、一方、セグメント６
５内に先に格納されていたデータはレジスタ・ファイル
６５６へ同時に転送される。

ＤＩＲセグメント６５２からのデータがレジスタ・ファ
イル６５６へ転送された後、セグメン１−σ ％ ６５０ＤＩＲはそれらのデータをレジスタ・ファイル６
５４へ転送し、セグメントＤＩＲ６５２は新しいデータ
をロードする。このようにして、レジスタ・ファイルへ
シフトされる前にりプロセッサのＤＩＲの半分だけが満
たされているだけで良い。

セグメント選定および動作を制御する制御回路６８８の
例も第１３図に示しである。制御回路６５８はＤＩＲセ
レクト・］・ランジスク、たとえば、左半分にはトラン
ジスタ６７０，６７２、右半分にはトランジスタ６７４
．６７６を包含する。セレクト・トランジスタ６７０は
ＤＩＲとプロセッサ要素センスアンプ６７８の間に接続
したソー不とドレンを有する。トランジスタ６７０？ゲ
ートはＡＮＤゲート６８２の出力部に接続しである。Ａ
ＮＤゲーデー　６８２の入力リード線６９２　＆：ｌ：
　ＸＦＥＲＬＥＦＴまたはＸＦＥＲＩＧＨＴ信号を受は
取る。入力リード線６９０はマイクロコード制御ビット
Ｃ２を受は取る。Ｃ２−１の場合、ＤＩＲが選定され、
Ｃ２＝Ｏの場合、ＲＦＯが選択される。

ｌ・ランジスクロア２が、同様に、ＤＩＲ６５０とセン
スアンプ６７８の間に接続しである。同様に、セグメン
ト６５２のトランジスタ６７４．６７６が接続しである
。各セグメント制御回路の各ＤＩＲも２つのトランジス
タのネットワークを包含しており、このネットワークは
作動中に所望に応じてセンスアンプを既知状態にする。

左半分のＤＩＲにはトランジスタ６６２．６６４、右半
分のＤＩＲにはトランジスタ６６６．６６８がある。

トランジスタ６６２はトランジスタ６７０のソースに接
続したソースと、接地したドレンを有する。同様に、ト
ランジスタ６６４のソースはトランジスタ６７２のソー
スに接続しである。しかしながら、トランジスタ６６４
のドレンばＶ　ＤＯに接続しである。トランジスタ６６
２．６６４のゲートはＡＮＤゲーデー　６８４の出力部
に接続しである。ＡＮＤゲーデー６８４は２つの入力部
を有する。入力部６８８はインバータ６８６の出力部に
ダ／ ｆと 接続してあり、このインバータの入力部はＸＦＥＲＬＥ
ＦＴ／　ＸＦＥＲＩＧＨＴ信号に接続する。ＡＮＤゲト
６８４の入力部６９０は制御ビットＣ２に接続しである
。

ＡＮＤゲート６８４からの制御出力はセグメント半分６
５０から６５２へクロス結合してあり、出力が左側のト
ランジスタ６６２．６６４と右側のトランジスタ６７４
．６７６を制御するようになっている。ＡＮＤゲーデー
　６８２の出力は、同様に、プロセッサ１０２の左半分
と右半分の間にクロス結合しである。左側で、デー１−
６８２出力はトランジスタ６７０．６７２を制御する。

右側で、ゲート６８２はトランジスタ６６６．６６８を
制御する。

作動にあたって、ＸＦＥＲＬＥＦＴ、Ｃ２信号の高レベ
ルはＡＮＤゲーデー　６８４から低レベル信号出力を、
ＡＮＤゲート６８２から高レベル信号出力を生じさせる
。これはＲＦＯへの転送のために左側ＤＩＲの内容を選
択し、ローディングのために右側ＤＩＲを付勢する。Ｃ
２が１である間にリード線６９２上にある低レベル信号
またはＸＦＥＲＲＩＧＨＴ信号はローディングのために
左側ＤＩＲを選択し、ＲＦＯへのデータの転送のために
右側ＤＩＲを選択する。このシーケンスは繰り返されて
、ＤＩＲ走査がビス［・ン状の要領で交互にデータを絶
えず受信、送信する。

完全走査線がＤＩＲにロードされ、レジスタ・ファイル
に転送された後、プロセッサ１．０２によって実行され
たソフトウェア・プログラムが転送されてきた偶数アド
レス・データをゼロで論理和演算し、のデータを回復す
る。転送されてきた奇数アドレス・データはＪで論理積
演算されてオリジナルのデータを回復する。これが第１
４図に示しである。データ・ライン１１８から受は取ら
れたデータが回復された後、先に述べたように２セグメ
ント処理が開始し得る。

第１５区は当初に転送されたデータを回復するための別
の手段を示す。偶数、奇数のアドレスを個別に回復する
代わりに、第１３図の１〜ランジスクロロ４．６６８の
ドレンをアースに結合し、奇ぐ 数、偶数のアドレスを等しく処理することができる。こ
れは次のように生じる。最初の半分を入カニ　（ＸＦＥ
ＲＬＥＦＴ□１１；　Ｍ＝］、　Ａ＝ＩＮＰ（ｊ）、　
Ｂ＝０．　Ｃ＝０．　Ｒ１（ｎ）＝ＳＭ　、次に第１デ
ータを論理和演算し、第１部分の結果は次の通り＋　（
ＳＦＥＲＬＥＦＴ＝Ｏ１；　Ｍ＝Ｌ　Ａ＝Ｒ１［ｎｌ、
　Ｂ＝ｒＮＰ（ｊ）、　Ｃ＝１．　Ｒ１（ｎ）＝ＣＹ　
。

第１６図は第１３図のＤＩＲ制御回路をやや異なった状
態でより詳しく示している。第１７図は第１３図のＤ　
ＯＲ制御回路をやや異なった状態でより詳しく示してい
る。

レジスタ・ファイル・リフ１／ツシユ 上述したように、レジスタ・ファイルはダイナミック・
セルからなり、これらのセルは引き続（リフレッシュ期
間で適当にリフレッシュされてそねらの内容を保つ。ソ
フトウェアによって使用されたアドレスのみがリフレッ
シュされる必要がある。残りすべてのアト１／スは、そ
れらのデータが不要なので、リフレッシュなしで良い。

リフｌフッシュ動作はデータ保存を必要としている各ア
ドレスへの読み出しだけである。したがつて、多くの用
途において、ソフトウェア・プログラムは、ソフトウェ
ア・ループがリフレッシュ期間よりも顔繋に反復される
場合に、ＲＦをリフレッシュ状態に保つことになる。

Ｓ　Ｖ　Ｐ　１．０２内の２５６にすべてのビットをリ
フレッシュするのにはほんの６４回のサイクルを必要と
するだけである。これは、各ＲＦが実際に一時に２ピッ
１−（ＩＰＦあたり全体で４ビツト）を読み出し、リフ
レッシュするからである。

Ｓ　Ｖ　Ｐ　］、　０２のずべてに対して完全なリフ［
ノツシュを実施するには、各ＲＦを作業用レジスタに読
み込み、２回ずつアドレスを増分し、６４回繰り返す。

次のプログラムはリフレッシュ動作を示している。

たとえば、 Ａ＝ＲＤ（０）：　　　　Ｂ＝Ｒ］、（０）　　　　　
＋４ｘ　　１０２４ピツ［・なりフレッシュＡ＝Ｉ１．
０　（２１Ｂ＝Ｒ１（２）　　　　　；アドレスを２だ
け　増分Ａ＝Ｒ口ｆ１２４］　：　　Ｂ＝Ｒ１（１，２
４＋ｔ ６之 Ａ＝）ｌＯｆ１２６）：　　１３＝Ｒ１，ｉｌ、２６）
　　　；リレッンユ　完了ＡＬＵ 第５図において、Ａ、　Ｌ　Ｕ　１６４が単純な全加算
器／減算器２６０プラス１ビット乗算器２５ｇ（Ａ、Ｎ
Ｄゲデー）として示しである。入力部はＷ　ＲＭ　２３
４、ＷＲＡ２３８、ＷＲＢ２４２、ＷＲＣ２４８および
制御ラインＣ２１２５２から来る。Ａ　Ｌ　ＬＪ　＋−
６４の出力はＳＵＭ２６２　（ＳＭ）、Ｃａｒｒｙ２６
４（ＣＹ）およびＢｏｒｒｏｗ２６６　（ＢＷ）である
。

Ａ、　Ｌ　Ｕのダイアダラム 再び第５図を参照して、Ａ　Ｌ　Ｕ　］、　６４は制御
ラインＣ２１によって制御される２つの作動モードを有
し、一方のモードでは、乗算器２５８が使用可能とされ
、Ｍ依存命令が不能とされる（Ｃ２＋、＝Ｏ）　　第２
のモードでは、乗算器２５８がＦパススルー」ずなわち
不能とさハ、Ｍ依存命令が使用可能とされる（　Ｃ２１
＝　１．　）。

ＡＬＵＩ６４の作動モードの選択は実行されているプロ
グラム命令にのみ依存する。すなわち、ＳＶＰアッセン
ブラは、所与のアッセンブリ・ラインの命令が「Ｍ依存
Ｊを要求する場合にはＡ　Ｌ　Ｕ　１６４の作動モード
を「Ｍ依存命令使用可能」にセットする。さもなければ
、作動モードは「使用不能Ｊにセラ１〜される。これは
、Ｍ依存サブ命令が使用中の間、加算器／減算器２６０
を正しく機能させるように行われる。ずなわぢ、乗算器
２５８およびＭ依存サブ命令の全クラスが作業用レジス
フを共用し、したがって、相互に排他的となる。

表１０は乗算器２５８が使用可能であるか、使用不能で
あるかに応じたＡ　Ｌ　Ｕ　］、　６４の動作を示す。

ｒ 表　　１０ ＡＬＵ１６４は表１１に示す論理演算を実施し、その間
、Ｍ依存命令は使用不能とされる。所与のアッセンブリ
・ラインの命令がＭ依存でない場合には、全ラインの全
命令についてＭ依存命令が不能とされる。

口ｏｔｅ（１４ １ａＡＬＪＫ１１１）ｕＫ（（ＮＬＩＩａ１ＭＮＵｏ〕
ｌ「 ＰＥ作亀几乞乏スｌ 第２図の実施例において、１プロセツサ要素毎に４つの
作業用レジスタ１６２（ＷＲ）、ずなわぢ、ＷＲＭ、Ｗ
ＲＡ、ＷＲＢ、ＷＢＣがある。

４つすべてのレジスタは、データ転送元、転送先が異な
っていることを除いて同じであり得る。第５図に示すよ
うに、各ＷＲはデータ・せれくたまたはマルチプレクサ
と、フリップフロップとを包含する。４つすべてのレジ
スタは、有効データがＲＦから到達した直後に内部ＳＶ
Ｐタイミング回路によって同時に刻時される。

表１２は４つの作業用レジスタのそれぞれについてのデ
ータ転送元を例示している。

表　　１２ ここで、 Ｍ、Ａ、Ｂ、Ｃは作業用）ノジスタ ＲＦＯ，ＲＦＩは１７ジスタ・ファイルＬ１、Ｒ，Ｒ２
、Ｒ２は近接入力部 ＣＹ、ＢＷはＡＩ−ＵからのＣａｒｒｙ、Ｂｏｒｒｏｗ
出力部ＫＧＢは条件付きＣａｒｒｙ／Ｂｏｒｒｏｗ　（
ＷＲＭの関数）１、Ｏは論理レベル 作業用レジスタＭ　（ＷＲＩＶＩ） ＷＲＭ２３４、すなわち、乗算器レジスタが乗算、除算
、マスキング演算、いくつかの論理演算および条件付き
（Ｍ依存）演算において使用される。ＷＲＭ２３４はＡ
Ｌ　Ｕ内の乗算器ブロック２５８の２つの入力部のうち
の１つである。さらに、ＷＲＭ２３４はライン２５０を
経て接続していてＭ　Ｕ　Ｘを分割し、条件付きＣａｒ
ｒｙ／Ｂｏｒｒｏｗ（ＫＣＢ）命令を制御し、ライン３
８２を経てＲＦＩＭ　［Ｊ　Ｘに接続していて条件側き
Ｃａｒｒｙ書きＪみゐ（Ｋ、　ＣＹ　）命令を制御し、
ライン４０６を経てＲＦ　ＯＭ　ＩＪ　Ｘ　ｌに接続し
て条件付き方向命令、ＸＢ、ＸＲＯ（ｎ）、ＸＩＮＰ　
　（ｍ）乙ン 〆と Ｘ０ＵＴ　（ｑ）を制御する。ＷＲＭ２３４はＲＦＯＭ
ＵＸ２にも接続していて、ＲＦＯへ直接書き込まれる。

−１９Ｒ的には、ＷＲＭ２３４はｒ　］、　Ｊをロード
されて、乗算器２５８がＷＲＡの値をＡ　Ｌ　Ｕ　１．
６４の加算器／減算器へ直接送るようにしなければなら
ない。

データ・セレクタ２３２　（ｎ−ｔｏ−１乗算器）が表
１３に示すような制御ラインＣ２０，Ｃ］、９、Ｃ１８
、Ｃ８の関数としてＷＲＭ２３４についての可能性のあ
る１０個のデータ・ソースのうちの１つを選ぶ。加えて
、ラインＲ，Ｒ２、Ｌ、Ｒ２から取ったデータは選定さ
れた近接のもの１６０内の４つのソースのうちの１から
のものであり得る。

表　　１３ ＷＲＡ２３８　（加数／被減数レジスタ）は汎用作業用
１ノジスタであり、Ａ　Ｌ　Ｕ　１．６４の関わるたい
ていの作業で使用される。ＷＲＡはＡ　Ｌ　Ｕ　１．６
４内の乗算器ブロック２５８への２つの入力部のうちの
第２入力部２５６であり、加算器／減算器ブロック２６
０に入力する正順である。ＷＲＡはＣＭＬＩＸ２４４へ
の入力部でもある。

データ・セレクタ２３６　（ｎ−ｔｏ−１マルヂブレク
サ）が表１４に示すような制御ラインＣ１７、Ｃ１，６
、Ｃ１５、Ｃ８の関数としてＷＲＡ２３８６？ についての可能性のある１０個のデータ・ソースのうち
の１つを選ぶ。加えて、ラインＲ，Ｒ２、Ｌ、Ｌ２から
取ったデータは選定された近接のもの１６０内の４つの
ソースのうちの１つからのものであり得る。

表　　１４ ＷＲＢ２４２は常にＷＲＡ２３８から引かれる。

ＷＲＡはＬ／ＲＭＵＸ３０５への入力部でもある。

データ・セレクタ２４０　（ｎ−ｔ；ｏ−１マルチプレ
クサ）が表１５に示すような制御ラインＣＩ４、Ｃ１３
、Ｃ１２、Ｃ８の関数としてＷＲＢについての可能性の
ある１０個のデータ・ソースのうぢの１つを選ぶ。加え
て、ラインＲ，Ｒ２、し、Ｌ２から取ったデータは選定
された近接のもの１６０内の４つのソースのうちの１つ
からのものであり得る。

表　　１５ １　　　１　　　　］　　　Ｘ　　　　　　１のＷＲＡ
へのａ−ドＶ１１ＲＢ２４２（加数／被減数レジスフ）
は汎用作業用レジスタであり、Ａ　Ｌ　Ｕ　１．６４の
関わるたいていの作業で使用される。減算において、７
メ ７〉 作業用レジスタＣ（ＷＲＣ ＷＲＣ２４８（桁上げ／借りレジスタ）はＡＬＵ１６４
への桁上げ（または借り）入力部である。多重ビツト加
算において、Ｗ　ＲＣ２４，８はピッ（・間の先行加Ｗ
からのＣＹ２６４を保持する。一方、多重ビット減算で
は、ＷＲＣ２４８はＢＷ２６６ビツトを保持する。ＷＲ
Ｃ出力はＡ。

Ｂ、ＭレジスタおよびＲＦＯＭＵＸｌへ行く。

データ・セレクタ２４４　（ｎ−ｔｏ−１マルチプレク
サ）は、表１６に示すように、ＷＲＭ２３４の内容によ
って、制御ラインＣ２１，Ｃ１１、Ｃ１０、Ｃ９の関数
としてＷＲＣ２４８についての９個の可能性のあるデー
タ・ソースのうちの１つを選ぶ。すなわぢ、これら４本
の制御ラインの成る種のコンビネーションの場合、ＷＲ
Ｃ２４８へ送られるべきデータは作業用レジスタＭ２３
４の内容に依存する。これらはブロセツザ１０２の融通
性をより太き（できるＭ依存命令と呼ばれる命令を形成
する。Ｗ　ＲＣ２４８はオペランド規制側ＫＧＢ　（条
件付き桁上げ／借り）を含む任意のＭ依存命令を実行す
る。

表　　Ｊ６ Ｃ２１Ｃ１ｌ　　ｔ’１１．ｏ　　Ｃ９＋＋ＷＲＭ＋ｌ
　　　ＩＶＲｃについての動イ乍近隣通信システムを各
ＰＥ１５０に設けて４つの最も近い隣接ＰＥ（中間Ｐ　
Ｅ　］、　５０の左に２つ、右に２つ）の直接記憶・レ
ジスタ読み出し／書き込み能力を得るようにすることが
できる。

加えて、同じ回路を用いてＧＯまたは入城出力部１７８
と呼ばれる大域フラグを作ることができる。Ｇ　Ｏ１，
７８信号は、ＤＯＲ１６８をロードし、クロックアラ１
へする必要なしにＳＶＰの外側７弾 に内部事象をフラグ付けする方法の１つである。

近隣通信 再び第２図を参照して、各ＰＥは４つの隣接ＰＥヘファ
ンアウトされるＬ／Ｒ（すなわち左／右）と呼ばれる１
つの出力３０８を発生ずる。各ＰＥ１５０も４つのＬ／
Ｒ信号（４つの近接ＰＨの各々から１つずつ）を入力す
る。これらは、Ｌ２３１．２（左へ２番目のＰＥ）、Ｌ
３１ｏ（左へ１番目のＰＥ）、Ｒ３２２（右へ１番目の
ＰＥ）、Ｒ２３２４（右へ２番目のＰＥ）と命名される
。第１５図はいくつかのプロセッサ要素を横切って連続
的なこの相互接続システムを示している。

データ・セレクタ３０５　（４−ｔｏ−］マルチプレク
サ）は、制御ラインＣ７、Ｃ６の関数としてＬ／Ｒライ
ン３０８へ出力すべきＰＥ　（ｎ）内の４つのデータ・
ソースのうちの］つを選ぶ。論理ＺＥＲＯ３０４、ＷＲ
Ｂ２６８の内容、または、１／ジスタ・ファイルＲＦＯ
（ＲＡＭＯ）２８８あるいはＲＦｌ、（ＲＡ、Ｍｌ）２
８６のいずれかからの位置が１つの隣接プロセッサ要素
に連絡され得る。　表１７において、Ｌ／Ｒ３０８のた
めのデータ・ソースが制御ラインの関数どして挙げであ
る。

表　　１７ 入力日比力 次に第１８．１９図を参照して、大域出力信号８２４は
ＰＥを出る１０２４個ずべてのＬ　／　Ｒライン１７８
の論理０Ｒ８５２の均等物である。すなわち、プロセッ
サ・アレイ］、　０２内の１つま外はそれ以上のＰＥ１
０３がそのＩ−／　Ｒライン１７８に論理ルベルを出力
すると、Ｇｏ信号８２４も論理１を出力することになる
。Ｇｏ信号は高レベルにある。第１９図はＰＥ　（ｎ）
を出るＬ　／　Ｒ信号の発生および大域フラグ信号、７
「 ン６ Ｇｏ（大域出力）との関係を示している。

近隣通信を用いるどき、同じアッセンブリ・ライン上の
命令がＧｏ命令と一緒に同じハードウェアを共有してい
るため、それらの使用がほぼ相互に排他的となることに
注意されたい。いずれにしても、ＳＶＰアッセンブラは
生じる可能性のある任意のコンフリクトにフラグ付けす
ることになる。

縦続ＳＶＰチップ 第２０図に示すチップ・レベルで、近隣通信ラインは外
側に持って行かれており、その結果、１０２４個より多
いビットの処理幅が必要の場合、多数のＳＶＰを従属し
ても良い。ｓｖｐ　ｉ　。

２の左には、し、２Ｌ比出力、Ｌ、２Ｌ大入力がある。

右には、Ｒ１２Ｒ出ノｊ部とＲ１２Ｒ入力部がある。相
互接続との混乱を避けるべく、これらのビンは、ＣＣ０
Ｌ７９２、ＣＣＩ　Ｉ−７９４、ＣＣ２Ｌ　７９６、Ｃ
Ｃ３１−７９８、ＣＣＯＲ８００、ＣＣｌＲ８０２、Ｃ
Ｃ２Ｒ８０４、ＣＣ３Ｒ８０６と命名し、ＣＣ０ＬをＣ
ＣＯＲへ接続する等のみが必要である。

第２０図は２つまたはそれ以上のＳｖＰについての縦続
連結を示している。末端の入力部は図示のようなたいて
いの場合には接地しなければならないが、これは特定の
用途に応じて異なる。

ＳｖＰの別の相互接続法が第２１図に示しである。第２
１図の相互接続法では、ビデオ処理システムの画像を循
環接続を行うことによってシリンダのまわりに巻き付け
ることができる。これらのラインを用いる場合、Ｒ／Ｌ
／２Ｒ／２Ｌ転送を行ってＳＶＰチップ間に充分な伝帳
時間を与える待機状態さいくるを命令と一緒に用いなけ
ればならない。待機状態シングル命令についての内部バ
ス・タイミング図が第２４図に示しである。

象血至二土 ＳＶＰには４つの命令モードがある。すなわち、シング
ル、ダブル、待機状態シングルおよびアイドルの４モー
ドである。最初の２つのモードは任意の有効アッセンブ
リ命令ラインとの組み合わせで作動し、３番目のモード
は左右の隣接したン７ ンδ゛ プロセッザ要素にデータを送る命令と共に作動し、４番
目のアイドル・モードでは、ＰＥは電力節減のために刻
時されない。

すべての命令は１回のクロック・サイクルだけで完了す
るが、このクロック・サイクルの持続時間はサイクルの
タイプに応じて異なる。２種類のザイクル長があり、「
正常」と「拡張」である。

［拡張Ｊサイクルの長さは「正常」サイクルの長さの約
１．５倍である。「拡張１時間は待機状態シングル命令
の待ぢ部分、あるいは、ダブル命令中に実施される付加
的な動作のためのものである。アイドル命令はさらに電
力節減のためにのみ拡張される。

現行サイクルについて命令のモードをセットする制御ビ
ットは２つある。４つのモードが、表１８に、制御ピッ
ｈ　Ｃ２３、Ｃ２２の関数として示しである。

Ｃ２３Ｃ２２ 表　　１８ 命令タイプ ＣＫ クロック　期間 ００１　シングル命令　　　　　　１正常０１１　待機
状態シングル命令　　１拡張１．１　　ダブル命令　　
　　　　　１拡張１１１　アイドル命令　　　　　　１
拡張アツセンブリ中、デイフォルトはシングル命令モー
ドである。このアッセンブリ・シーケンスで適切なシン
グル命令対が現れると、各対は、アッセンブリ・ダイレ
クチイブによって不能とされない限り、自動的に１つの
ダブル命令と交換される。ダブル命令の使用で、全体的
な実行時間を短縮できる。

シングル４令モード シングル命令モードは４つのモードのうちの最も基本的
なモードである。＜ＲＥＡＤ＞−＜ＲＥＧＩＳＴＥＲ＞
＜　Ａ　Ｌ　１１　＞　−＜　Ｗ　ＲＩ　Ｔ　Ｅ　＞シ
ーケンスはたた１回の正常りン７ ♀Ｏ ロック・サイクルで実施される。表１９はシングル命令
のためのイブコード構造を示している。

表　　１９ 、　Ｚ７＝、、　　　　ａａａａａａａ　　ｂｂｂｂｂ
ｂｂ　　ＯＯｎ　　ｎｎｎ　ｎｎｎ　ｎｎｎ　ｎｎｎ　
ｎｎｎ　ｎｎｎ　ｎｎｎここで、（ａａａａａａａｌは
ＲＦＩについての７ビ・ソト・アドレス・フィールド、
（ｂ　ｂ　ｂ　ｂ　ｂ　ｂ　ｂ　ｌはＲＦＯについての
７ビツ１−・アドレス・フィールド、ｔｎｎｎｎ　、、
、　ｎｎｎ１はオブコードのレジスタ制御ビットである
。

機状態シングル　４モード 待機状態シングル命令モードはシングル命令モードの時
間拡張バージョンである。＜ＲＥＡＤ＞＜ＷＡＩＴ＞−
＜ＲＥＧＩＳＴＥＲ＞−＜ＡＬＵ）−＜ＷＲＩＴＥ）シ
ーケンスは一回の拡張クロック・サイクルで実施される
。追加したｒＷＡ　Ｉ　ＴＪ期間は、２つ以上のｓｖｐ
装置を縦続したときにチップ境界を移動する信号の伝帳
時間を許す。この命令モードは、ＳＶＰが縦続されてい
ない場合には、不要である。

ＳＶＰアッセンブラ命令はこのモードをライン毎に使用
可能とすることができる。ア・ソセンブラはこの命令を
検討してそれが近隣通信を使用しているかどうかを判断
し、適切な待機状態命令を発する。アッセンブリ時間グ
イレクチイブは４つあり、ＷＡＩＴＬ、ＷＡ、ＩＴＲ，
ＷＡＩＴＢ、ＷＡＩＴＮである。

ＷＡＩ　Ｔ　１．−モード−アッセンブリ・ラインの任
意の命令が左からＳＶＰに入った データに対する基準を含んでいる場 合の待ち。たとえば、Ａ−ＬＲＯＩｎ）またはＡ＝ＸＲ
Ｏ［ｎｌ。そうでなければ、モード−シングル。

ＷＡ、ｌＴＲ−モード−アッセンブリ・ラインの任意の
命令が右からＳＶＰに入った データに対する基準を含んでいる場 合の待ち。たとえば、Ａ・旧（［］（ｎ）またはＡ−ｘ
ＲＯ（ｎ］。そうでなければ、モト−シングル。

どｆ とｌ 明細着の律憾−（内容に変更なし） ＷＡＩＴＢ−モード−テラセンブリ・ラインの任意の命
令がいずれかの方向からＳＶ Ｐに入ったデータに対する基準を含 んでいる場合の待ち。たとえば、 バーＲＲＯ（ｎ）またはΔ−ＬＲＯ（ｎ）または八−χ
ＲＯ（ｎ）。そうでなければ、モード−シングル。

ＷＡＩＴＮ−データ方向命令と無関係にシングル。

このダイレクチイブは先に発行され たＷＡＩＴｘダイレクチイブをオフ とするのに用いられる。

表２０は待機状態シングル命令についてのオフコード構
造を示している。

明細書の浄書（内容に変更なし） ごこで、（ａａａａａａａ）はＲＦＩについての７ビソ
１−・アドレス・フィールド、ｆｂｂｂｂｂｂｂ）はＲ
ＦＯに ８３の２ ついての７ビツト・アドレス・フィールド、（ｎ　ｎｎ
ｎ　、、、　ｎｎｎ１はオフコードのレジスタ制御ビッ
トである。

ダブルＡＡモード ＳＶＰアッセンブラおよびハードウェアは２つのシング
ル命令に相当する命令を自動的に発生し、実行すること
ができるが、実行のためには拡張サイクルを必要とする
。全体的なスルーブツト利点はこの能力から得られる。

この拡張サイクル中、　＜ＲＥＡＤ＞−＜ＲＥＧＩＳＴ
ＥＲ＞−＜ＡＬｔｌ）−＜ＲＩＥＧＴＳＴＥＲ＞−＜Ａ
ＬＵ＞＜　Ｗ　ＲＩ　Ｔ　Ｅ　＞シーケンスが実施され
る。第２のＡ、　Ｌ　ｔＪ・レジスタ動作のためには、
この拡張サイクルに対する追加の時間が使用される。こ
れが可能となるのは、拡張サイクルが読み出し／書き込
み動作中に各レジスタ・ファイル毎に２ビット・キャッ
シュから作動するからである。ＳｖＰアッセンブラは、
可能なときにはいつでもシングル命令をダブル命令に変
換することによってこれらキャッシュの最善の使用法を
決定する。この動作は２つのアッセンブラ・ダイレクチ
イブ、８３の３ ｇ％ 明細書の浄書（内容に変更なし） ＤＲＪ、ＥＲＩによってオン、オフされ得る。

ダブル命令は、２つの引き続く命令のパターンが表２１
２，２１ｂに示すようなものである場合に使用される。

レジスタ・ファイル・アドレスに、読み出されつつある
かあるいは書き込まれつつある場合に示したようになっ
ていることだけが必要がある。

８５の２ 明細書の浄書（内容に変更なし） ここで、 ｘｘｘｘｘｘｘ−注意不要 ａａａａａａＯ＝ＲＦＩ、　　第　］　　命令について
の７ビツト・７トレスｂｂｂｂｂｂｏ＝ＲＦｏ、　第　
１　命令についての７ビツト・アドレスａａａａａａｌ
・ＲＰＩ、　第　２　命令についての７ビツト・アドレ
スｂｂｂｂｂｂｌ・ＲＦＯ，第２　命’ｆｔについての
７ビツト・アドレスｎ　ｎｎｎ　、、、　ｎｎｎ＝２２
ビツト制御オプコードこのアノセンブラはこれら４つの
タイプの命令パターンをダブル命令に随意に組み込み、
それらそれぞれのオプコードは表２２に示すようになる
。

表　　２２ ここで、 ０００００００・メモリがイ吏用さ４ない場合アラ十ン
ブラはポロを占める。

ａａａａａａｏ−ＲＦｌ、タプル　命令についての７ビ
ツト・アドレスｂｂｂｌ〕ｂｂＯ＝ＲＦＯ、ダブル　命
令１：＋イテノ７ピット　１ｒレスｎ　　ｎｎｎ　　、
、、　　ｎｎｎ・２２ビット　制御イブコードアイドル
命令モード このアイドル命令モードは、主どして、電力を節約する
ことを意図している。このモードは、ＰＥが現行データ
・パケットの処理を完了し、次のパケットのために待機
状態にあるどきにはいつでも実行され得る。アイドル命
令が発せられたとぎ、独立して制御されるＤＩＲ，ＤＯ
Ｒを除いて、並列のプロセッサの全回路は刻時を停止す
る。

Ｗ　Ｒは静的であり、したがって、維持される。

しかしながら、ＲＦけ動的である。維持する必要のある
ビットは前述したように選択的にリフレッシュされなけ
ればならない。

アイドル命令中、イブコード・フィールドの残部は命令
レジスタにラッチされるが、引き続（論理ブロックによ
って無視される。ピッｌ−Ｃ２］〜ＣＯはこの時点でゼ
ロであって、処理が再開したときに内部バイブラインが
正しく充填さｈるようにしなければならない。表２３が
アイドル命令についてのオプコード構造を示している。

表　　２３ ここで、 （ｘｘｘｘｘｘｘ）　；ＲＦｌについての７ビツト　ア
ドレス　フィールド、注意不要（ｘｘｘｘｘｘｘ）・Ｒ
ＦＯについての７ビツト　アドレス　フィールド、注意
不要００００　、、、０００・２２ビツト制御はアイド
ル中ゼロ外部バス動作 ♂ン 詩 ＳＶＰデツプについての外部バス１３０の動作は単純で
ある。３８ビット・マイクロコード命令（２４制御、１
４アドレス）を持つ装置と、適正なセットアツプ、ホー
ルド時間を持つストローブＰＣＫが存在することだけが
要件である。データ入力部１５４、データ出力部１６８
のレジスタはプロセッサ・アレイ１５４に対して非同期
であり、プロセッサ・アレイ１０５がＤＩＲまたはＤＯ
Ｒへあるいはそこからのデータの転送を行う前に成る種
の同期形態が必要である。

圧」へム紅 外部プロセッサ・クロック（Ｐ　ＣＫ　）の立ち上がり
縁が、内部バス１７１についてのタイミングを生成する
一連の内部クロックをトリガする。第２２図はシングル
命令モードについての、Ｓ　Ｖ　Ｐ　］、　０２の内部
バス１７１への事象のシーケンスを示している。

ＳＶＰアッセンブラは、２つのシングル命令（アドレス
・フィールドを除いてこれらのシングル命令が同一であ
る場合）からダブル命令と呼ぶものを生成する。

アッセンブラによって生成されたダブル命令は対応する
ハードウェア・モードを必要とする。第２３図はダブル
命令サイクルについての事象のシーケンスを示している
。

ｓｖｐを縦続した場合（第２０．２１図）、チップ間の
遅速伝帳経路は、近隣通信を使用しているときには、余
分な時間を必要とする。待機状態シングル・サイクルを
持たせることによって遅速サイクルに順応できる。この
サイクルはシングル命令の動作を実施するが、第２４図
に示すようにダブル命令サイクルの時間を必要とする。

アイドル・サイクルでは、ＰＡ１０５を必要とするまで
ほとんどパワーダウンさゼる。これは第２５図に示しで
ある。

血Ｊ口区＝」イ ＳＶＰはマイクロコード・レベルでプログラムされる。

これらのマイクロコード［サブ命令ｊが組み合ってＳｖ
Ｐアッセンブリ言語における１木の命令ラインの命令部
分を作る。この章は、これ？７ ？Ｏ らの命令を構成する方法およびアッセンブリがコンフリ
クトについてチエツクする方法を説明する。この章にお
ける主要トビツクのいくつかを次に挙げる。

＊　命令ラインを形成するルール 一オへランド転送先／転送元名称 サブ命令を組み合わせるルール イブコード・フィールド ＊　命令コンフリクト・マスク 命令ラインを形成するだめのルール ＳＶＰアッセンブリ・ソースは他のアッセンブリのもの
と同様である。すなわぢ、各ラインが、１つの命令、１
つのアッセンブリ・グイレクチイブ、コメントあるいは
マクロ・グイレクチイブを含む。しかしながら、ＳＶＰ
アッセンブリ・ラインは、１つの命令を含む１木のライ
ンかい（つかのザブ命令を包含するという点で異なる。

これらのザブ命令が組み合わさってアッセンブリ時に単
一のイブコードを生成する。

「命令ライン」はオプションのラベル、１つ以上のサブ
命令プラスオプションのコメント・フィールドからなる
。

有効「命令」は互いに衝突しないように１つ以上のザブ
命令からなる。

「サブ命令」は３つの部分からなる。ずなわぢ、転送先
オペランド、割り当てオペレータ（Ｓ、　Ｖ　Ｐアッセ
ンブリは「＝」記号を認識する）および転送元オペラン
ドを、この順序で包含する。ずなわぢ、 〈転送先オペランド〉＝〈転送元オペランド〉オペラン
ド転送先／転送元名 表２４はサブ命令およびそれらのオペランドの有効範囲
（１０進）についての正当なオペランド転送先／転送元
名称を示す。

（？ｒ 明細書の浄書（内容に変更なし） こごで、 Ｋ、ＸはＷＲＭの状態に基づく条件付き命令を示す。

Ｋは条件付き転送元が隣接のＡ　Ｌ　Ｕであることを示
す。

Ｘは条件付き転送元が隣接のプロセツサからのものであ
ることを示す。

サブ　八を　みムわせるルール 転送元（ソース）オペランドは１つの命令ラインで２回
以上指定され得る。

Ｂ＝Ａ、　Ｃ＝Ａ　　は正当である。

転送先オペランドは１つの命令ラインで指定され得る。

Ｂ＝Ａ、　Ｃ＝Ｂ　　は正当である。

Ｃ＝Ａ、　Ｃ＝Ｂ　　は不当である。

各レジスタ・ファイルは、アドレスが各サブ命令と同じ
である場合に、転送元として２回以上指定され得る。

Ａ＝ＲＯ（１３＋、Ｂ＝ＲＯ（１３］は正当（同アドレ
ス）Ａ＝Ｉ’ＩＯ［１３）、Ｂ＝ＲＯ（１，００＋は不
当（同ＲＦ、異アドレス）Ａ＝ＲＯ［１３）、Ｂ・旧（
１０口）は正当（異ＲＦ）ＲＦＯ，ＲＦＩ、ＤＩＲ，Ｄ
ＯＲ（７）１つだ＆−１がアッセンブリ・ラインで転送
先オペランドとして指定され得る。

Ｃ＝ＢＷ、　ｎＯ［１０）＝ＳＭは正当（単メモリ書き
込み）ＲＯｆ１３］・Ａ、　Ｒ１（１３）＝８は不当（
２つのメモリ・ブランクへの同時書き込み） ＲＯ，Ｒ］、ＩＮＦまたはＯＵ　Ｔは転送元オペランド
、転送先オペランドとして指定され、転送先アドレスは
同じでなければならない。

Ｂ＝ＲＯ［２２）、　ＲＯ（２２］・ＳＭは正当（読み
出し／修飾／書き込み） ＋１；＝ＲＯ（２２＋、　Ｒ１（１２３＋・Ｃは正当（
異ＲＦ）Ｃ＝ＲＯ（２２）、ＲＯ（１２３＋・Ｃは不当
　（同ＲＦ、異アドレス）Ｂ＝Ｒ１（２５）、ＩＮＰ　
（１０＋・ＳＸ＋は正当（異ＲＦ）Ｂ＝ＲＯ（２５）、
　ＩＮＰ　（１０＋・ＦＪは不当（ＲＯ＆ＩＮＰ＋一般
に、レジスタ・ファイルＲＯ，ＲＩのための上述のうち
の任意のルールがＩＮＦ　（ＤＩＲ）、０ＵＴ（ＤＯＲ
）に同様に適用できるが、ただし、ｒｎＪ、ｒｐＪのア
ドレス範囲がＯ〜１２７、ｒｍＪがＯ〜３９、ｒｑＪが
０〜２３である場合を除く。

すなわち、命令・Ｂ＝ＲＯｆＩＯ）、Ｉ’ＩＯｆｌＯ）
・ＳＭが正当であるから、同じＲＦにおいて、Ｂ＝ＩＮ
Ｆ　［１０）、ＩＮＰ（］０）・ＳＭも正当である。

第２６図はプロセッサ要素１５０の別の実施例を示して
いる。第２６図のプロセッサ要素１、５１は１つ毎に４
つのセンスアンプを有する。

２つはＤＩＲ／ＲＦＯ書ぎ込み、読み出し作業用７γ ？「 であり、２つはＤＯＲ／ＲＦＩ書き込み、読み出し作業
用である。第２６図の実施例の場合、レジスタ・ファイ
ルＯ、レジスタ・ファイル１は、それぞれ、各メモリ・
サイクルで２つのデータ・ピッｌ−（全体で１サイクル
あたり４つのビット）を読み出す。しかしながら、４つ
のデータ・ビ・ソトのうぢの２つだけが単一サイクル作
動モードで使用される。これら読み出し動作を無駄にし
ないように、４つのビットは、２つの２ビ・ソト・キャ
ッシュ・メモリ・バンクを形成するように処理しても良
い。このフォーマットでは、検出されても使用されなか
ったデータが使用され、サイクル時間が短縮され得る。

データ、データ（バー）反転アドレスの読み出しを補正
ずべく、信号１６５８．１６６ｏがそれぞれの読み出し
／書き込み制御回路に与えられる。あるいは、入力デー
タ・ラインが他のすべての反転された信号を持っていて
も良い。この実施例では、他のすべてのデータ出力ライ
ンも反転されることになる。

第２７ａ図は、プロセッサ要素の各レジスタ・ファイル
からデータを読み出し、そのデータをレジスタ・ファイ
ル・メモリ・バンクの１つに書き込む一回のサイクル動
作を示している。第２７ｂ図は、ダブル命令サイクルが
引き続（アドレスを持つ１ザイクルでどのようにして読
み出しを２回行うかを示している。しかしながら、２つ
の完全サイクル時間を完了することなく、はぼ］、５ザ
５サイクルで済む。

これは第２８図に示してあり、以下に一例を示す。ここ
で、４ビツト数Ｘ３Ｘ２ＸＩＸｏとＹ　１３Ｙ１２Ｙｌ
ｌＹｌ。

の加算を考える。合計はＸを置ぎ換えた５ビツト数、Ｘ
　−Ｘ　３Ｘ　２　Ｘ、　Ｉ　Ｘ　ｏとなる。Ｘ４は先
の桁上げと２Ｍ５Ｂ　（Ｘ　３．Ｙｌ、）の合計から得
られる。これは負数をカバーするのに必要である。最初
は、桁上げはない。この加算についての命令セットは表
２５に示しである。

２ン 明細書の浄書（内容に変更なし） ビットＸ。＋ＸＩＯの加算を実行するために第１の命令
を実行する際、センスアンプはアドレス指定された記憶
場所ＲＦＯ（０）　、ＲＦＩ　　（０）に格納されてい
たデータを読み出す。これらアドレス位置はＤ　ＲＡ、
　Ｍ桁の偶数ビットライン位置で示され得る。引き続く
命令セントが、それぞれ、アドレス位置ＲＦＯ（１，）
　、ＲＦｌ、　　（１，１，）　　（アレイ内の次のビ
ットライン）からビットＸノ、Ｙｌｌを読み出す。これ
らは各センスアンプについての偶数のビットラインに続
く奇数のビットラインで示すことができる。これは加算
が完了するまで繰り返される。

ここで再び表２５の命令上ノドを参照して、ここでわか
るように、命令ライン２．３．４は、記憶されたデータ
のアドレス指定位置が異なってい９８の２ ることを除いて同じである。もし、先に述べたように、
成る偶数のビットラインで読み出しシーケンスが始まっ
たならば、データい引き続く偶数−奇数、偶数−奇数の
ブロックから同時に読み出される。したがって、偶数デ
ータ読み出しに続く命令が同じで成るならば、先に読み
出されたデータを使用することができる。そうでなけれ
ば、これは廃棄されることになる。上記の例に適用され
たように、命令１．２はダブル命令（ＤＩ）に変換でき
ない。ダブル命令についてのアドレス・ルールのうちの
１つは満たされる（両アドレス指定レジスタが偶数位雪
から、次いで、奇数のアドレス指定位置から読み出しを
行う）が、これらの命令は同じではない。ここで、命令
１、たとえば、桁上げ（ｃｙ）は０であるが、命令２、
たとえば、ＣＹはｒＣＪ　レジスタを経て順方向へ伝帳
した桁上げに等しいことに注目されたい。命令３．４を
検査すれば、これらの命令がダブル命令を形成するよう
に組み合わせ得ることが超速にわかる。ここで、偶数ア
ドレス読み出しの後に奇数アドレス位置読しが行われ、
両命令が同一（アドレス指定位置を除いて）であるとい
うことに注目されたい。最終ビットを計算する命令番号
５は孤立しており、それと組み合わせるべき命令がない
ので、そのままでは組み合わぜることはできない。表２
５は、命令の組み合わせによる、上記の単純な例におけ
るサイクル時間の短縮を示している。上記例では、サイ
クル時間は５〜４．５サイクル分短縮される。

ダブル命令概念によれば、レジスタ・セット毎に３つ以
上のセンスアンプを使用できる。たとえば、３つまたは
４つのセンスアンプ（それぞれ、１ブロセツザ要素あた
り全体で６つ、８つのセンスアンプ）を使用した場合、
３倍、４倍の圧縮を行ってさらにサイクル時間を短縮で
きる。

イブコード・フィールド イブコードの制御部分は８つの８進数からなる。これら
の数字の各々は第５図の回路ブロックの１つに対応し、
イブコード・フォーマットを持つ小さいファミリアリテ
ィによって、ユーザが直？？ 〆○Ｑ 明細書の浄書（内容に変更なし） 接オプコードを読み出すことができる。表２６は、どの
ビットかどのブロックＱこ対応するかを示している。ｒ
ＣＩ　Ｃｌは条件（−１き命令制御である。

１、　０　１ １０１の２ 明細書の浄化−（内容に変更なし） ごこで、 ＣＩＣ・条件付き命令制御 ＷＩｌＭ・作業用レジスタｒＭＪ 弱Ｒへ−作業用レジスタｒＡＪ 讐ＲＢ−作業用しジスクｒＢＪ ＢＲＣ・作業用レジスタｒｃＪ ＮＮＣ−近隣制御 １７Ｆｌ−レジスタ・ファイ１ト１、　データ出力しン
スタ１１４卸ＲＦＯ＝レンスタ・ファイ１シ０、　デー
タ入力しンスク制御第２９図において、ここに示すコン
トローラ１２８は５ＶＰ１０２と、ソフトウェア・プロ
グラム開発・テレビジョン動作エミュレーション・シス
テム９００とに接続している。開発システム９００は、
ホストコンピュータ・システム９１２と、ホス［・コン
ピュータ・インターフェース・ロジック９１４と、パタ
ーン生成器９１６と、データ・セレクタ９１８とを包含
する。

ホストコンピュータ・システム９１２は開発システム９
００において種々の形態を採り得る。このような形態と
しては、パーソナル・コンピュタ、遠隔制御ユニット、
テキスト・エディタその他の制御アルゴリズムを開発す
る手段がある。ホストコンピュータ・インターフェース
・ロジック９１４はテレビジョン受像器の主マイクロコ
ントローラをエミュレートする回路を包含する。開発シ
ステム９００では、ホストコンピュータ・インターフェ
ース・ロジック９１４はパターン生成器９１６と協働し
てホスＩ・コンピュータ・システム１０１の３ どＯ：２ ９　］、　２と局所通信バス９３０の共有領域を作る。

パターン生成器９１６は代数精度のためプログラム・ア
ルゴリズムをテストするタイミングその他のパターンを
生成する。パターン生成器９１６はＳ　Ｘ１丁）アルゴ
リズム、ハードウェア・デバ・ソギングのためのリアル
タイム・テスト・ビデオ・データも発生ずる。データ・
パターン・プログラマ（または、セレクタ）９］８は４
０本の入力ライン９２０の中から、あるいは、データ・
パターン生成器９１６によって生成されたデータ・バタ
ンからＳＶＰへ入力するためのデータを選択するのに用
いる。図示したように、データ・セレクタ９　］、　８
は、直列で、４０本のデータ入力ライン９２０と４０本
のｓｖｐ入力ビン］、　１８　ノｆ？ａ’ｌにｔｑ人さ
れている。開発システム９００において、捕獲（または
、フィールド）メモ’７１．２１が設けてあって、２４
本の出力ライン】７０のうちの８本からの処理済みのデ
ータを捕獲する。２４本の出力ラインのうちの望みの８
本は、３−一一一１８進マルヂブレクサ１７１によって
連窓される。

こうして、処理済みのビデオ・データのフィールドが捕
獲され（または、格納され）、ＳＶＰ動作のリアルタイ
ム分析のためにホスＩ・・インタフェース９１４または
ホストコンピュータ・システム９１２あるいはこれら両
方に戻される。

ポストコンビューク・インターフェース・ロジック９１
４とホストコンピュータ９１２の間のハードウェア・イ
ンターフェース９３２は普通の並列インターフェース接
続によって開発システム９００で達成される。別の実施
例では、インタフェース速度が主要要件でないときには
、普通のＥＩＡ　　Ｒ３−２３２Ｃケーブルをしようす
ることもできる。Ｐ）ＩＩＬＩＰｓ　ＥＬＥＣＴＲＯＮ
ＩＣＳ　Ｃ０ＲＰＯＲＡＴＩＯＮの製造するＩＩＧバス
を、ホストコンピュータ・インターフェース・ロジック
９１４とコントロラ１２８の間のインターフェース・ラ
イン９３０として用いても良い。

ビデオ信号処理用途では、コントローラ］２８はＳＶＰ
プロセッサ装置１０２のための制御信号を発生ずる。こ
れらの制御信号は第１図のライン１１０上の入力テレビ
ジョン信号の垂直同期成分および水平同期成分と同期さ
せられる。

ｍ３０ｉｌはテレビジョン・マイクロコントロー］、　
７００を示している。このマイクロコントローラ１．７
００は初期化（システム・パワーアップ）の際に内部テ
レビジョン回路をプリセットする。マイクロコントロー
ラ１７００は、外部信号（たとえば、パーソナル・コン
ピュータ・キーバッド１７０２、遠隔制御ユニット１７
０４またはビデオ信号デコーダ１７１２からの信号）を
受は取り、それを復号し、他のテレビジョン・システム
構成要素に制御信号を伝送する。このようなシステム構
成要素としては、コントローラ１２８、ｓｖｐプロセッ
サ装置１０２、オーディオ処理回路、ＵＨＦ・Ｖ　ＨＦ
チューナなどがある。たとえば、これら外部制御信号と
しては、コントラスト、輝度、色調がある。ビデオ信号
デコーダ１７１２はサデータイトル、第２言語信号のよ
うな信号を受は取り、復号する。

ここで再び第３０図を参照して、コントローラ１２８は
、マスク・コントローラ９０２、垂直タイミング生成器
９０４、水平タイミング生成器９０６、定数生成器９０
８および命令生成器９１、０を包含する。作動にあたっ
て、コントロラ１．２８はＳＶＰプロブロサ装置Ｊ○２
に、ライン９４６を経て演算定数を、ライン９４８を経
て制御命令を、ライン９５０を経てタイミング信号を与
える。水平タイミング生成器９０６からの外部制御ライ
ン９３８、垂直タイミング生成器９０４からの外部制御
ライン９５２およびマスク・コントローラ９０２からの
外部制御ライン９３４は他の開発システム構成要素にタ
イミング、制御信号を与える。第２０．２１図に関連し
て先に説明したように、いくつかのＳＶＰブロブロザ装
置を相互に縦続することができる。このような構成要素
としては、特別目的マルヂブレクザと外部フィールド・
メモリがある。

第３１図は開発システム９００から分離したコントロー
ラ・アーキテクチャ１２８を示している。第３ｊ図のコ
ントローラ１２８は別個の集積〆ｏｊ と０６ 回路であっても良い。この実施例では、夕１部制御ライ
ン９３４．９３８．９５２は設けてない。マスク・コン
トローラ９０２　（ＭＣ）はポストコンピュータ・イン
ターフェース・ロジック９１４または］゛■システム・
マイクロコントローラ１７００によって翻訳されたよう
なユーザからの外部指令を判断し、一連の制御こおどを
発生し、これらの制御コードを、垂直タイミング生成器
９０４、水平タイミング生成器９０６、命令生成器９１
．　Ｏ１特殊マルヂブレクサ（図示ゼず）および−度に
すべてのフィールドまたはフレームを切り換えるのを必
要とする他の所望の外部ロジックへ送る。マスク・コン
トローラ９０２はユーザがソフトウェアをダウンロード
できるようにする外部プログラマブル・メモリを含み得
る。しかしながら、好ましくは、マスク・コントローラ
・ロジックおよびブロクラムはファームウェアでチップ
上に設けられる。

マスク・コントローラ９０２からのデータ出力はライン
９３２．９３６を通して垂直タイミング生成器９０４、
水平タイミング生成器９０６のそれぞれに与えられる。

垂直タイミング生成器９０４はライン９４４．９４．０
１９４２を経て制御信号を、水平タイミング生成器９０
６、定数生成器９０８および命令生成器９１０のそれぞ
れに送る。水平タイミング生成器９０８からのタイミン
グ信号出力はライン９５０を経てプロセッサ１、０２に
与えられる。同様に、定数生成器９０８は演算定数を発
生し、命令生成器９１．０は制御命令をライン９４Ｇ、
９４８を通してプロセッサ１０２に与える。

簡単に言えば、全体の作業において、マスク・コントロ
ーラ９０２はフィールドまたはフレーム速度でビデオ信
号処理を制御し、垂直タイミング生成器９０４はライン
速度で垂直方向演算を制御する。水平タイミング生成器
９０６けビクセル速度で水平方向演算を制御する。制御
指令は、単純な２ワイヤ式同期逐次バス９３０を通して
ＴＶシステム・コントローラ］７０２からマスク・コン
トローラ９０２へ送られる。作動モード（画像中側像、
多重スクリーン画像、静止画像など）ど補助レジスタ１
１９６（第５２図）の内容を後に詳しく説明する。しか
しながら、簡単に言えば、指令バス９３０を経て「シャ
ープネス」のようなＳ　Ｖ　Ｉ”プロセッサ装置システ
ム変数を送る。マスク・コントローラ９０２は条件付き
ジャンプやベクトル化ジャンプを含む種々の命令を持つ
ファームウェア・プログラマブル状態マシンである。

第３１図において、マスク・コントローラ９０２がさら
に詳細に示しである。第３２図のマスク・コントローラ
の実施例は、逐次データ入力部９５４と逐次クロック入
力部９５６を有する非同期・同期変換ロジック部９５８
を包含する。マイクロコントローラ１７００からマスク
・コントローラ９０２へのデータ転送は、逐次データ入
力部９３０を介して逐次通信法によって行われる。

好ましい実施例では、逐次データのフォーマットは最上
位ビットを初めに持つ１０ビツト・ワードである。

先に述べたように、マイクロコントローラ１、７００か
らの逐次クロック・、逐次データ出力はデータ・ライン
９３０ａ、９３０ｂを経てマスク・コントローラ９０２
に与えられる。非同期・同期変換ロジック９５８はライ
ン９３０を通して逐次信号入力を受け、それらを逐次フ
ォーマットから並列フォーマットに変換する。非同期・
同期変換ロジック９５８はこの仕事を行うためのレジス
タを包含する。ひとたび並列フォーマツ！・に置かれる
と、データはこれらのレジスフ内に保持され、所望の時
点でデータ・ライン９６０または１、１９８に与えられ
る。ロジック９５８からの１０個のデータ・ビットのう
ち８つのビットは並列で８ビツト・レジスタ９６２にロ
ードされる。

上部４つのピッ）・はデータ・ライン９６４を経てマル
チプレクサ９６８に転送され、下部４つのビットは同様
にデータ・ライン９６６を経て転送される。マルチプレ
クサ９６８はライン９７０．９７２を通して外部フラグ
入力も受は取る。非同期・同期変換ロジック９５８はラ
イン９５７に１ビット・フラグ出力を与える。

／Ｑ？ 〆１０ 作動にあたって、ライン９６４からの４つのピッ１−は
コントローラ１２８［画像白画像（Ｐ　Ｉ　Ｐ）　］な
とのための制御命令または作動モードを示す。ＰＩＦモ
ードが示された場合には、データ・ライン９６６を通し
て転送されてきた４つのビットはプレビジョン・スクリ
ーン上のザブ画像を置くべき部位を示す。４本のライン
の場合、１６個の可能性のある位置のうちの１つが示さ
れ得る。外部フラグ９７０．９７２は、２つ以」二のＳ
ＶＰが縦続されているときに同期動作の同期を可能とす
るか、あるいは、１つのＳＶＰと付加的な外部ハードウ
ェア・コントローラ（ソフトウェア・プログラムのどの
命令でコントローラ１２８が新しい信号の実行を開始す
べきかを示すのに加えて存在している場合）との間の同
期を可能とする。

マルチプレクサ出力９７４はマスク・イネーブル・ロジ
ック９７６に与えられる。ロジック９７６はレジスタ９
６２からのデータ・ビットにテストを行う。ライン９８
２上のマスク・イネプル・ロジック出力はマスク・コン
トローラ・アドレス・カウンタ９８４がシーケンスでア
ドレス指定を続けるか、あるいは、ジャンプを行うかを
制御する。マルチプレクサ９６８の出力はマルチプレク
サ９８０への入力としてライン９７８を経て与えられる
。マルチプレクサ９８０はマスク・コントローラ・アド
レス・プログラム・カウンタ９８４へ入力を与える９本
のデータ出力ライン９８Ｇを有する。マスク・コントロ
ーラ・アドレス・カウンタ９８４からライン９８８へ与
えられたアドレスはマスク・コントローラ・プログラム
・メモリ９９０の記憶場所をアドレス指定する。

アドレス信号も、サブルーチン呼び出し動作のためにラ
イン９９２を経てリターン・レジスタ９９４へ与えられ
る。レジスタ９９４の出力はライン９９６を経て別の入
力としてマルチプレクサ９８０へ与えられる。

マスク・コントローラ・プログラム・メモリ９９０は１
４本の出力ライン９９８を有する。マイクロコード出力
は垂直タイミング生成器／／／ ／／１ ９０４および水平タイミング生成器９０６のためのアド
レスおよび演算モード命令を含む。これらの信号はライ
ン９３６．９３２を経てＨＴＧおよびＶ　ｉ”　Ｇへ送
られる。ライン９９８上のマイクロコード出力ビットの
うちのいくつかは命令デコーダ１００２へ送られ、そこ
で復号される。この命令デコーダはライン１００４を経
てマルチプレクサ９８０およびマスク・コントローラ・
プログラム・アドレス・カウンタ９８４へ演算制御信号
を与える。加えて、ライン９８８からのマイクロコード
出力ビットは、ライン１００８を経て、マルチプレクサ
９８０へ別の入力として、そして、マルチプレクサ９６
８のための制御として与えられる。

マスク・コントローラ９０２は補助レジスタ制御ロジッ
ク１０１２も含む。非同期・同期変換ロジック９５８か
らの９本の信号ライン１１９８は補助レジスタ制御ロジ
ック１０１２へ入力部として接続しである。補助レジス
タの動作は第４０図を参照しながら後に説明する。

次に第３３図を参照して、ここには、第３１図の垂直タ
イミング生成器９０４がより詳しく示しである。垂直タ
イミング生成器（ＶＴＧ）９０４は、出力部９４４．９
４０．９４２に、水平タイミング生成器９０６、定数生
成器９０８および命令生成器９１．０のための制御コー
ドを発生する。開発システム９００において、定数生成
器９０８も外部制御ライン９５２を経て一本の水平ライ
ンの成る解像度を必要とする回路へタイミングを与える
。垂直タイミング生成器９０４は垂直方向シーケンス・
カウンタ（ＶＳＣ）１．０２０を包含する。この垂直方
向シーケンス・カウンタ１０２０はアップ・カウンタで
ある。カウンタ１０２０はライン９３２を経てマスク・
コンｌ−ローラ９０２から制御モード信号を受は取る。

モード信号は、とりわけ、画像中画像動作が望まれてい
るかどうかを示す。モード信号は、本質的には、垂直方
向シーケンス・カウンタ１０２０のための出発アドレス
である。ＶＳＣＩ○２０は垂直方向シーケンス・メモリ
１０２４のためのアト／／３ ／／（ｌ レスを与える。垂直方向シーケンス・メモリ１０２４は
水平タイミング生成器９０６、命令生成器９１０および
定数生成器９０８の初期化および同期動作のためのタイ
ミングその他の信号を記憶する。垂直方向シーケンス・
メモリ１０２４に記憶された情報シーケンスは成る代表
的な動作中繰り返される。メモリ１０２４は、情報シー
ケンスを配憶するのに加えて、記憶されたシーケンスが
繰り返された回数を記憶する。シーケンス・メモリ１０
２４はランダムアクセス・メモリ（ＲＡＭ）、読み出し
専用メモリ　（ＲＯＭ）あるいは他の形態のプログラマ
ブル・ロジック・アレイ（Ｐ　Ｌ　Ａ　）を包含し得る
。

繰り返し回数はライン】０２７を経てリピート・カウン
タ１０２８に与えられる。リピート・カウンタ１０２８
はダウン・カウンタであり、繰り返しシーケンス回数か
らカウントダウンを行う。

カウンタ】０２８がリピート・ビットの終わりを検知す
ると、制御信号がライン１０３２を経てカウンタ制御ロ
ジック１０３４に送られる。カウンタ制御ロジック１０
３４はライン１０３６を通して信号を信号垂直方向シー
ケンス・カウンタ１０２０に送り、次のアドレス位置へ
進める。別の信号がライン１０４０を経て増分垂直方向
ループ・カウンタ１０３０に送られる。カウンタ制御ロ
ジック１０３４の初期化は入力ブレビジ１ン信号のうち
の垂直方向、水平方向同期信号によって制御される。こ
れらの同期信号はライン１０３８を経て与えられる。

ここで再び垂直方向シーケンス・メモリ１０２４を参照
して、ライン１０２６」：の信号の制御成分は垂直方向
ループ・カウンタ１．０３０に与えられて所望の位置で
ループ・カウンタを始動する。ライン】０４２に与えら
れた垂直方向ルブ・カウンタ出力は垂直方向ループ・メ
モリ１０４４の記憶場所をアドレス指定する。メモリ１
０４４もＲＡＭ、ＲＯＭ、ＰＬＡのいずれかであり得る
。メモリ１０４４はＨＴＧ、ＶＴＧおよび命令生成器（
Ｉ　Ｇ）のためのループ・パターン（プログラム）、始
動アドレスおよびラベルを記／／Ｓ ／メロ ・億する。垂直ループ・メモリ１０４４からの制御デー
タ・ビットはリピート・カウンタ１０２８に与えられて
ルーピング・シーケンスが完了し、増分すべきであるこ
とを示す。ビットは１ノジスタ・ロード・シーケンサ１
０５４にも与えられる。レジスタ・ロード・シーケンサ
１０５４はラッチ１０４８．１０５０または１０５４を
制御する復号クロックを含む。レジスタ・ロード・シー
ケンサ１ｏ５４は垂直ループ・カウンタ１０４４を増分
さぜるための増分信号も発生ずる。データは、水平方向
ライン時間毎にラッチ１０４８．１０５０．１０５２か
ら刻時される。

作動にあたって、垂直方向ループ・カウンタ１０３０は
出力信号１０４２を垂直方向ループ・メモリ１０４４に
与え、このメモリは水平タイミング生成器モード・ラッ
チ１０４８、定数生成器モード・ラッチ］、、　０５０
、命令生成器モード・ラッチ１０５２、レジスタ・ロー
ド・シーケンサ１０５４およびリピート・カウンタ１０
２８によってラッチされるモード制御信号をファンアウ
トする。レジスタ・ロード・シーケンサ１０５４は出力
を垂直方向ループ・カウンタ１０３０およびラッチ１０
４８．１０５０．１０５２に与える。モード・ラッチの
各々は、トリガされたときに出力ライン９４４．９４０
．９４２を通して、水平タイミング生成器、定数生成器
および命令生成器に信号を与える。

垂直タイミング生成器９０４機能としては、水平タイミ
ングを異なったモードへ変更すること、演算命令を変更
してテレビジョン信号をズームであるいは異なったフィ
ルタ・アルゴリズムで処理すること、外部マルチプレク
サを変更することもある。このリストはほんの例示であ
り、種々の機能の排除を意味するものではない。

次に第３４図を参照して、ここには、第３１図の水平タ
イミング生成器９０６をより詳しく示しである。垂直タ
イミング生成器９０４からの７本の出力ラインのうちの
２本は水平方向シーケンス・カウンタ（Ｈ３Ｃ）１０６
２に与えられている。７本のうち残りの２本はマルチプ
レクサ／／７ ／／♂ ］０７４への入力として与えられている。マルチプレク
サ１０７４への他の２木の入力ライン９３６は第３１図
のますだ・コントローラ９０２からのモード制御信号で
ある。第３０図のテレビジョン・システム・コントロー
ラ１７０２からの制御信号は入力の選択を制御する。成
る種のテレビジョン動作モード、たとえば、１６ザブ画
（９画像内画像において、垂直タイミング生成器のい（
つかのパターンは、たどえ水平タイミング生成器のパタ
ーンが変化したとしても、変化することはない。この場
合、マルチプレクサ１０７４はＶＴＧ制御ビットのうち
の２つを垂直タイミング生成器を避けてて直接水平タイ
ミング生成器にバイパスするのに用いられる。したがっ
て、７つのＨＴ、Ｇ制御ビットは、すべて、ＶＴＧから
来るか、あるいは、５つがＶＴＧから来るか、残りの２
つがマスク・コントローラからのものとなる可能性があ
る。マルチプレクサＪ０７４の出力はラッチ１０７８に
よってラッチ操作を受ける。ラッチ１０７８けテレビジ
ョン・システムのマスク・クロックによって刻時される
。

ライン９４４上のＶＴＧモード信号入力は水平方向シー
ケンス・カウンタ１０６２の出発位置である。カウンタ
１ｏ６２のカウンタ出発位置出力はラッチ１０７８から
の２つのビットと組み合わされて水平方向シーケンス・
メモリ１０６６の記憶場所をアドレス指定する。７ビツ
ｌ−Ｖ　Ｔ　Ｇモト入力によれば、１２８個までの異な
ったバタンか識別され得る。各パターンは２３ビット幅
パスライン幅９５０である。水平方向シーケンス・メモ
リ１０６６は、テレビジョン・スクリーン上に所望のル
ープ（あるいは、パターン）が生じたときにそれを示す
情報を記憶する。たとえば、１６個の可能性のあるザブ
画像位置があるとすれば、タイミング開始は、サブ画像
が置かれる位置に応じて異なることになる。リピート・
カウント値はライン１０８４を経てリピート・カウンタ
１０８８へ与えられる。カウンタ１０８８はルブが繰り
返される回数を計数するアップ・カウンタである。所望
回数の繰り返しがあったならば、カウンタ制御ロジック
１０９２が水平方向シーケンス・カウンタ１０６２にシ
ーケンスの合図を行う。カウンタ制御ロジック１０９２
はライン１０９４を通して与えられたテレビジョン信号
のうぢの水平方向信号によって初期化される。

第３１図のホスト・インターフェース９１４はすべての
機能ブロックおよび読み出し、書き込み回路へブレーク
ポイント・リフニスｈ（ＢＰＲＥＱ）または割り込みフ
ラグを与えることができる。ブレークポイント信号を使
用することによって、プログラマは、たとえば、アルゴ
リズム、タイミングなどを検査する任意の水平方向ライ
ンで、プログラム実行を停止させ得る。

８３Ｍ１０６６からのメモリ出力の成分は水平方向ルー
プ・カウンタ１０８６のための出発位置を与える。制御
信号がライン１１００を経てＨＳ　Ｍ　］、　０８６の
動作を制御するように与えられる。水平方向ループ・カ
ウンタ】０８６は水平方向ループ・メモリ］１０４にア
ドレスを与える。

ループ・メモリ１１０４は繰り返されるパターンが何に
類似して見えるかを示すデータを保持する。メモリ１１
０４からの２４個の出力ビットのうちの１つがライン１
１０８を通して与えられて、ループの終わりがきたこと
を示す。残りの２３個のビットはＳＶＰプロセッサ１０
２への入力としてラッチ１１１０内にラッチされる。

作動にあたって、水平タイミング生成器（ＨＴＧ）９０
６はビクセル・クロック率でのタイミング・エツジを必
要とするＳＶＰ回路、フィールド・メモリ装置、ＤＩＲ
，ＤＯＲ１外部マルチプレクサ、Ｄ／Ａ変換器などのた
めのタイミング信号を発生ずる。これは１つのサンプル
・クロックの分解能まで下げたタイミング・エツジを発
生ずることができる。水平タイミング生成器は、また、
水平方向においてタイミングが何に見えるかを示す。特
殊効果を望むならば、水平方向タイミングは画像白画像
、多重画像、ズームなどのどれを望んでいるかに従って
変化することになる。このモードでは、水平方向タイミ
ングはデー〆：２−／ ／ＩＬ 夕の取り扱いを許す成る特定の水平ラインで変更され得
る。

第３５図は第３１図の定数変成器９０８のブロック図で
ある。５つの垂直タイミング生成器モード・ビットが定
数シーケンス・カウンタ１１６に与えられる。５つのビ
ットは３２の異なった定数ストリングまでを識別できる
。各定数ストリングは］５−ビットまで一出力バス幅９
４６を持ち得る。ライン１１１８上のｃｓｃ出力はルー
プ・アト！ノス値および定数シーケンス・メモリ１］２
０内に記憶された対応する繰り返し値をアドレス指定す
る。定数シーケンス・メモリ・アドレスＣ：ｌ“定数ル
ープ・カウンタ１１２Ｇのための出発位置を選定する。

カウンタＩＪ２６は千析示位置で出発し、ループ・ビッ
トの終わりに達するまで増分する。Ｏ〜３１の範囲の繰
り返し値はりピート・カウンタ］、　１．２８　（ダウ
ン・カウンタ）に−りえられる。リピー１〜・カウンタ
がゼロまで減分すると、ライン］、　１．３０　、Ｊ−
の信号がカウンタ制御ロジック」Ｊ３２に合図を送り、
定数シケンス・カウンタ１］１６を増分さぜる。カウン
タ制御ロジックはループ信号の終わりまでループ・カウ
ンタ１１２６の増分も行う。定数ループ・カウンタ１１
２Ｇは定数ループ・メモリ１１４２に対する出発記憶場
所を示ず。定数ルブ・メモリ１］４２からの１６個の出
力ビットはループ信号の終わりを告げ、リピート・カウ
ンタ１１２８を減分させる。

ループ・メモリ１１４２は個々のプロセッサ要素のため
の唯一の演算定数を記憶する。このデータはエミュレー
トされたフィルタの値を含む。

ＣＯ２Ｏ３はＨＴＧと同期して作動し、発生したデータ
をデータ入力レジスタへ刻時する。次いで、ＩＧの常駐
プログラムがこれらの定数をブ！セッサ・レジスタ・フ
ァイルに転送する。定数生成器は１つのサンプル・クロ
ック期間の分解能を持つデータ・ストリームを発生ずる
ことができる。

第３６図は第３１図の命令生成器９１０をより詳しく示
している。命令生成器９１０はジャンプ・フラグ調停制
御ロジック１２４４を包含し、これは水平同期信号１２
１８、垂直タイミング生成器９０４からのモード制御信
号１２２０およびフラグ信号１２２２を受は取る。ジャ
ンプ・フラグ調停ロジック］２２４ば７個のベクトル化
ジャンプ・アドレス・どツ）・のうちの５個を命令プロ
グラム・レジスタ・マルチプレクサ（Ｉ　Ｐ　ＲＸ、　
）１２３０の入力部１２２６に与える。ライン１２２６
上の５個のビットは７個前部の最下位のビットである。

ジャンプ・フラグ調停ロジック１２２４は、また、命令
デコーダ１２３４ヘジヤンプ信号１２２８も与える。命
令デコーダ１２３４は多重出力信号を与える。ライン１
２３６は出力信号のうちの１つをジャンプ・フラグ調停
ロジック１２２４の入力に搬送する。ライン１２３８は
４ビット復号マルヂブレクザ出力制御信号１２３８をＩ
ＰＲＸ１２３０へ搬送する。ライン１２４０は制御信号
を増分制御ロジック１２４２、大域回転アドレス生成器
（ＲＦ　］、　）１２４４および大域回転アドレス生成
器（ＲＦＯ）１２４．６に搬送する。ライン１２４０に
与えらハた４ビット制御信号は大域回転アドレス生成器
１２４４．１２４６に、それぞれのレジスタ・ファイル
についてのデータをロードあるいはシフトするように命
令する８増分制御ロジック１２４２に与えられた信号は
、アドレス・カウンタ１２９０．１２９２を、シングル
命令動作が実施されている場合には＋１増分にセットし
、ダブル命令動作が実施されている場合には＋２増分に
セットする。

Ｉ　Ｐ　ＲＸ　１．２３０は１１ビツト命令アドレスを
ライン１２４８を通して命令プログラム・レジスタ１２
５０へ与える。命令ポイント・レジスタ１２５０からの
出力信号１２５２は命令プログラム・メモリ１２５８の
ためのアドレスとなる。アドレス］２５２はＩ　Ｐ　Ｒ
Ｘ　１．２３０のホールド入力部１２５４にも与えられ
る。ボールド入力部は、所望に応じて、読み出しのため
の出力メモ１ノ・アドレスを保持する。アドレス１２５
２はメン９ ｔ〕６ ＋１　ｉｔＩ分制御ロジック１２５６へも与えられる。

増分ロジック１２５６はリターン・レジスタ１２６４を
増分させるか、あるいは、Ｉ　ＰＲＸ　１２３０に次の
アドレスに進むように命令する。リターン・アドレスは
呼び出し入力信号によってラッチされる。

命令ブロクラム・メモリ（ＩＰＭ）１２５８４オマイク
ロコードでＳＶＰシステム・アレイ命令セットを記憶す
る。アレイ命令セットはここでは早期に与えられる。４
４個のビットの完全記述がそこに与えられる。命令プロ
グラム・メモリ１２５８からの４４個の命令ビットは、
アレイ命令セットで述べたように、種々の位置へ分岐さ
れる。たとえば、ビット番号４３はブレークポイント・
フラグである。このビットはライン１２７０を経てブレ
ークポイント・コン）・ローラ１２７４へ勾えられる。

他の制御ビットはＩ　Ｐ　ＲＸ　１．２３０のベクトル
、ジャンプ、呼び出し入力部に向えられ、そして、命令
デコーダ１２３４の入力部Ｉ２３８へ勾えられる。フラ
グを選定するためのマスク値ピッ）・はライン１２２３
を経てジャンプ・フラグ調停ロジック１２２４へ与えら
れる。ブレークポイント・ビット読み出し中にブレーク
ポイント・コントローラ１２７４が使用可能とされてい
るならば、ブレク信号がライン］２８０．１２８４へ与
えられて動作を停止させ、テストを行う。ブレークポイ
ント・コントローラ１２７４は、また、ブレークポイン
ト・ライン（ＢＰ　１　ｉ　ｎｅ）入力信号１２７６と
リセット信号入力１２７８も受は取る。命令ピッｌ−０
〜２３は命令プログラム・メモリ　（ＩＰＭ）１２５８
から制御コード・ラッチ１２８８へ分岐される。ビット
２５〜３１はＲＦＯアドレス・カウンタ１２９０へ分岐
される。ビット３２〜３８はＲＦＩアドレス・カウンタ
１２９２へ分岐される。ビット３９〜４２はリピート・
カウンタ１２９４と増分制御ロジック１２４２へ分岐さ
れる。増分制御カウンタ１２４２命令デコーダからの入
力１２４０も受は取り、これは大域回転アドレス生成器
（ＲＦ　ｉ　）１２４４、（ＲＦＯ）］、２４６へ４ビ
ット制御入力も受は取る。制御コード・ラッチ１２８８
からのラッチ命令出力１１９４は補助レジスタ・コント
ローラ・ロジック１１９６に与えられ、これはライン１
１９８を通して大域変数信号も受は取る。出力１１９４
もライン１２００を通してマイクロコード・ビットＯ〜
２３として直接与えられる。出力９４８はＳＶＰプロセ
ッサ装置へ与えられる。

作動にあたって、命令生成器９１．０はＳＶＰプロブロ
ザに、所望のクロック率でデータのストリーム、命令、
アドレスおよび制御信号を送る。

生成されたマイクロコードは第１図のＳＶＰ　１０２の
プロセッサ要素算術ロジック・ユニット、マルチプレク
サ、レジスタなどを扱ったり、それに命令を与えたりす
る。命令生成器９１０は、コア命令に加えて、ＳＶＰコ
ア・プロセッサを単一のマイクロプロセッサのように作
動させる命令を生成することができる。このモードでは
、無条件ジャンプ、呼び出し、成る種のフラグ・テスト
命令ｆ　１．　ａ　ｇ　Ｏｌｌなどについてのジャンプ
のような命令が実施される。フラグは外部でテスｌ−Ｌ
、でも良い。命令生成器９０１は垂直タイミング生成器
９０４あるいはマスク・コントローラ９０６から内部制
御コードを受は取ったり、水平タイミング生成器９０６
からフラグを受は取ったりすることができる。

作動中、命令ブロクラム・メモリ（ＩＰＭ）工２５８に
記′重されている命令マイクロコー１ｚが命令デコーダ
１２３４によって取り出され、解釈、実行される。復号
信号のいくつかは命令プログラム・レジスタ・マルチプ
レクサ（ＩＰＲＸ）１２３０のアドレス選択として使用
されて命令プログラム・レジスタ（ＩＰＲ）１．２５０
にラッチされたアドレスを変更する。命令コードは種々
のタイプの命令セット、たとえば、条件付きまたは無条
件ジャンプ、サブルーチン呼び出しまたはリターン、更
新モード値でのベクトル・アドレス指定、シングルまた
はダブル命令、大域変数の分布のための補助レジスタ制
御、ＲＡＭ 〆ユ７ ど３゜ ＦＩＬＥ（０，１）アドレスのための大域回転などを制
御する。

ブレークポイント信号がデバッギング・ステジ中に主張
されたとき、ブレークポイント・コントローラ１２７４
はＩＰＲ１２５０の内容を所定の値にセットし、プログ
ラムの流れを特殊なザブルーヂンに移動させ、ＳＶＰ動
作で処理されたデータなテストする。このブレーク機能
はびてお信号の所与のフレーム内でＢＰＬＩＮＥ１２７
６水平ラインのマスク可能入力によって制御さね、得る
。

リピート・カウンタ】２９４は、この命令コドと繰り返
しカウント数の組み合わせとして多数の連続した同一の
命令を示すことによってＩＰＭ１２５８内の必要量の記
憶場所を減らす。

たとえば、リピート・カウンタ】２９４がゼロでないと
き、命令プログラム・メモリは進まない。

これは、同じ命令が異なったアドレスでのみ繰り返され
るためである。これは多数の記憶場所に格納されること
なく１つの命令の繰り返しを許す。

命令セットで説明したように、命令リピート値はビット
３９〜４２としてマイクロコードで符号化される。

第３７図は第１図のコントローラ１２８とＳＶＰプロセ
ッサ装置１０２の別の接続関係を示している。オシレー
タ１】５７は、ライン１１５６を経て種々のＳＶＰシス
テム成分へタイミング信号を与えるように示しである。

オシレータは入力信号の水平、垂直同期信号によってト
リガされる。出力ライン１　］、　６０　ａ、］−１，
６０ｂは定数生成器９０８およびマルチプレクサ１１６
４にクロッキング信号を与える。クロッキング信号はラ
イン１コ５８を経て命令生成器９１０にも与えられる。

同様の接続が必要に応じて他の構成要素についてもなさ
れ得る。第３７図において、マルチプレクサ１１６４は
、データ入力レジスタ１５４へのデータ・ソースとして
、入力ディジタル化ビデオ信号あるいＧＪ定数生成器９
０８からの定数を選ぶ。データ入力レジスタ】５４への
他の入力は第１図のフィールド・メモリ１２０のような
フィールド・メモリその他のデータ・ソースからの出力
を含む。

定数は、データ処理中に使用するために、個々のプロセ
ッサ要素レジスタ・ファイルへ所定のパターンで与えら
れる。定数生成器は各プロセッサ要素に、所望に応じて
、独特の定数値を持たせる。それと対照的に、大域変数
はずべてのＳＶＰプロセッサ要素に同じものを与える。

入力ビデオ信号との衝突を避けるために、定数は入力ビ
デオ信号とは別個にロードされる。定数は、水平タイミ
ング生成器９０６によって与えられるタイミングで、Ｄ
ＩＲ１５４ヘシフトされる。ビデオ用途においては、す
べての水平ラインと同じ頻度で新しい定数を与えること
ができる。

第３８図は第３５図の定数生成器アーキテクチャの別の
実施例を示す。第３８図の回路は、出力ライン１１２２
．１１７８．１１２４を有するシーケンス・メモリ１１
．２０（タイミング・パターン番号を受は取るための入
力ライン１１７９を有する）を包含する。出力部１１２
２はループ・カウンタ１】８２ヘループ・パターン番号
を与え、このカウンタがライン１１８４を経てループ・
メモリ１１４２ヘアドレスを与える。出力部１］７８は
タイミング・シーケンス信号の終わりを制御ロジック１
１３２へ与え、この制御ロジックはライン１１８８を経
てループ・メモリ１１４２からループ信号の終わりも受
は取る。出力部１１２４は命令パターンの反復回数を示
ずＮ−ビット数をリピート・カウンタ１１２８に与える
。

第３９．４０図はシーケンス・メモリ １１２０およびループ・メモリ１１４２内に記憶されて
いる内容の例である。第３９図において、カラムエはメ
モリ１１２０内に記・旧されたパタンのタイミング・パ
ターン数についてのエントリを有する。カラム■はタイ
ミング・シーケンス信号の終わりについてのエントりを
有する。この例において、信号は、１つのストリングに
続いて論理高または１、あるいは、いくつかのループ・
パターンが繰り返された場合には論理低またはＯで／９
３ ／）％ ある。ループ・パターンが１つだ←づの場合、ただ１つ
のビットが与えられる。カラムｍは各ループ・パターン
についての反復回数についてのエントリを有する。カラ
ムＩＶは繰り返そうとしているループ・パターンの数に
ついてのエントリを有する。

第４０図はループ・メモリ］Ｊ４２の内容を示しており
、カラムエは第３９図のカラム■に対応するループ・パ
ターン数についてのエントリを有する。カラム■はルー
プ信号の終わりについてのエントりを有する。この信号
は複数のゼロに続いて論理高または１となる。この例に
おいて、メモリ１１４２には４つの異なったループが格
納される。カラムｍは繰り返されるべき定数を示してい
る。

第４１図はＳＶＰブロブロザ装置１０２にタイミング・
パターン＃４の定数を与えるための事象のシーケンスに
ついての流れ図である。シーケンスは、プログラム命令
が定数生成器９０８にＳＶＰブロブロザ１０２に定数を
与えるように命令したときに位置１１９８で始まる。シ
ーケンスはステップ１２００へ進み、タイミング・パタ
ーン数をカウンタ１１１Ｇへ入力する。カウンタ１１１
６からのタイミング・パターン数はシーケンス・メモリ
１１２０内でパターンのシーケンスをアドレス指定する
のに用いられる。タイミング・パターン数はこの例では
４つである。次いで、シーケンスはステップ１２０２へ
進み、カウンタ出力１１１．８がタイミング・パターン
・シーケンス＃４のための出発記憶場所をアドレス指定
する。次に、シーケンスはステップ１２０４へ進み、シ
ーケンス・メモリ１１２０が制御ロジック１１７０に合
図を送って、シーケンス・カウンタ１】１６をゼロにリ
セットさせる。シーケンスは、次いで、ステップ１２０
６へ進み、シーケンス・メモリ１］２０がリピート・カ
ウンタ１１２８ヘループを繰り返す回数をロードし、ル
ープ・カウンタ１］８２へ最初のループをロードする。

この例において、タイミング・パターン＃４には３つの
ループがある。最初のループ、ループ・パターン＃３は
３１回繰り返されることになっている。第２のループも
ループ・パターン＃３であり、これは３１回繰り返され
る。５ビット・アドレスが、この例では、最大反復回数
を３１にセットする。ビット幅を変えることによって、
もっと大きい数を示すこともできる。本ケスでは、３１
回より多い回数繰り返したい場合には、同じループ・パ
ターンを繰り返すだけで良い。これはタイミング・パタ
ーン＃４で行われる。

ステップ１２０６の後、シーケンスはステップ１２０７
へ進み、シーケンス・メモリ１１２ｏがリピート・カウ
ンタ１１２８へ最初のループ・パターンの反復回数をロ
ードする。この例では、これは＃３である。ループ・カ
ウンタ出力はループ・メモリ１１４２における記憶場所
をアドレス指定する。シーケンスはステップ１２０８へ
進み、ループ・メモリ１１７４がループ＃３に対応する
定数のストリングを出力する。この例では、定数ストリ
ングは８−５−７−３−２−１９である。次に、シーケ
ンスばステップ１２１０へ進み、制御ロジック１１３２
が各定数が通過する毎にループ・カウンタ１１８２を増
分する。ステップ１２１２で、ループ・ビットの終わり
を制御ロジック１】３２が検出しないならば、ループ内
の最後の定数が通過し、ループ信号の「１」端が来るま
でステップ１２０８から動作が繰り返される。次いで、
シーケンスはステップ１２１４へ進み、制御ロジック１
１７０がループ・カウンタ１］８２をリセットシ、それ
ぞれ、ライン１１８６．１１９２上の信号を介してリピ
ート・カウンタ］１２８を減分する。次に、シーケンス
はステップ］２］６へ進む。このステップ１２１６で、
リピート・カウンタ１１２８がゼロに達していなかった
ならば、シーケンスはステップ］２０７へ戻る。リピー
ト・カウンタｊ１２８がゼロに達していれば、シーケン
スはステップ１２２１へ進み、制御ロジック１１３２が
シーケンス・カウンタを＋１増分し、シーケンスはステ
ップ１２０６へ戻り、これらのステップが繰り返され／
３７ メ３２ る。ステップ１２２３で、シーケンス・カウンタのカラ
ン１−数がシーケンスの数よりも大きい場合には、動作
はステップＪ２２７で停止する。

大域　転アドレス・カウンタ（ＲＦＯｌＲＦＩのため第
４２図において、ここには、本Ｓ　Ｖ　Ｉ）　装置１０
２で実現できる、Ｎ−ビット分解能の５極式有限インパ
ルス応答（ＦＩＲ）フィルタ７９２が示しである。第１
８図の第２最近接アーキテクチヤを使用することによっ
て、２Ｎ個の命令を単一近接アーキテクチャにわたって
節減できる。たとえば、後に説明する命令セットに言及
ずれば、プロセッサ］０２はＮ個のビットを２１．、か
らＩＬへ動かして加算を行うのにＮ個の命令を必要とす
ることがわかる。同様に、Ｎビットを２Ｒから１Ｒへ動
かすには、Ｎ個の命令が必要である。

第２最近接接続を持つことによって、単一の近隣通信ネ
ットワークについて２Ｎ個の命令が節減される。たとえ
ば、１２ビットＦ丁Ｒが実現されている場合、第２最近
接配置は単一近隣ネットワクの実行時間の６８％より短
い時間で良いことになる。

ＳＶＰがソフトウェア・プログラマブル装置であるので
、第４２図のＦＩＲ（水平フィルタ）に加えて、種々の
フィルタおよび他の機能を実現できる。その例としては
、垂直ＦＩＲフィルタ、時ＦＩＲフィルタ、ＩＩＲフィ
ルタ（垂直・−時）がある。

第４３図において、ここには、４つのライン・メモリが
示しである。ずなわち、８ビット・ライン・メモリ８２
４と、６ビツト・ライン・メモリ８２６と、２つの４ビ
ツト・ライン・メモリ８２８．８３０である。これらの
ライン・メモリは本ＳｖＰ装置１０２でエミュレートさ
れ得る。

この技術を説明するために、ここで、第４４ａ図がビッ
ト位置００〜７Ｆ　（０〜１２７）を有するレジスタ・
ファイル、たとえば、プロセッサ要素ｎのＲＦＯを示し
ていると仮定する。第４４ａ図のレジスタ・ファイルは
多数の部分に分解し得る。この例では、レジスタ・ファ
イルは２つの」二下の部分（必ずしも等しくない）に分
解される。

上方部分はビット位置ＯＯ〜３Ｆを含む。下方ビット位
置は４０〜７Ｆである。もし上方部分が大域回転メモリ
として示されているならば、下方部分は通常の作業用レ
ジスタ・ファイルとして用いられ得る。理解を容易にす
るため、大域回転部分は、たとえば、ｒＱＪ　ビットの
ｒＰＪワードとして再編成され得る。ここで、ＰｘＱは
全大域回転スペース以下である。これが第４４ａ図の上
方部分の展開図である第］、、　ｇ　ｂ図に示しである
。第４４、、１〕図の大域回転領域の各ラインは水平姿
勢で積み重ねた状態に置き換えられたレジスタ・ファイ
ルの８ビットを含む。このメモリ領域の１つのアドレス
が指定されると、それは全大域回転スペース内で「回転
値＝ＱＪモジュラス分だけオフセットされる。こうして
、メモリ・バンクを通じてデータをシフトすることを必
要とせずに、レジスタ・ファイルの個々のライン・メモ
リ・サブセットが循環回転させられる。これが次の例に
示しである。

第４３図の４一つのライン・メモリが第４４．　ｂ図の
大域回転領域に格納されており、そして、大域回転命令
が実施される場合、データについての見かけ上の効果は
次の通りである。Ｂ−→Ｃ１Ｃ−→Ｄ、Ｄ−−Ｅ、Ｅ−
→Ｇ、Ｇ−→Ｈ１Ｈ−→ＭおよびＪ、Ｍ−→Ｎ、Ｊ−−
に、、Ｎおよびに一→Ｂである。−瞥して、動きＥ−→
Ｇ、Ｈ−→ＭおよびＪ、Ｎおよびに一→Ｂは、入城回転
に先立って存在する古いデータが単にシフトされただけ
のように思えるので、エラーであるように見える。しか
しながら、それは当たっていない。なんとなれば、入城
回転の直後に、新しいデータ値Ａ、Ｆ、１．Ｌがそれら
の位置に書き込まれ、古い値Ｅ、Ｈ，Ｋ、Ｎが失われる
からである。これはライン・メモリで予想される通りで
ある。１−水平デイレイをエミュレ−トするために、各
水平ライン時毎に大域回転命令が実行される。ＳＶＰハ
ードウェアはＱの値および大域回転スペースの最大値の
セツティングを可能とする。

第４５図は第３６図のレジスタ・ファイル０　（ＲＦＯ
）１２４．６についての大域回転アドレ〆γ〆 〆ｒ】 ス生成器の論理図である。第３６図のレジスタ・ファイ
ル１．１２４４のための大域回転アドレス生成器は同じ
であり、したがって、次の説明は両方の生成器に当ては
まる。大域回転アト１ノス生成器１２４６はライン１２
８１を経てレジスタ・ファイルＯアドレス・カウンタか
ら相対レジスタ・アドレスを受は取る。この相対アドレ
スはライン９４８を経てレジスタ・ファイル０における
レジスタ位置をアドレス指定するように与えられる。マ
イクロコード・ピッ［・３２〜３７はライン〕３７４．
１３８２を経て命令プログラム・メモリ１２５８から与
えられた１１個のビットのうちの６個である。ライン１
３７４を経て与えられた６個のビットは、全レジスタ領
域における、回転ステップ中に回転させられるレジスタ
の量を定める。これは、先の例では、ワード長Ｐである
。工学設計目的のために、ビット３２〜３７で定めらね
る値は、この例では、２の因数によって基準化される。

基準化されたＰ値はレジスタ１３７０に与えられる。ラ
イン１３８２を経て命令プログラム・メモリ１２５８か
ら与えられたマイクロコド・ピッｌ−Ｃ４ｇ〜４２は、
先の例では、全大域回転面積すなわちＱを定める。工学
設計目的のために、回転面積は８の因数で基準化される
。基準化されたＱ値はレジスタ１３８０へ与えられる。

大域回転を始めようとするとき、第３６図の命令デコー
ダ１２３４ライン１２４．３　Ａを経てＲＦＯへ信号Ｌ
ＭＲｘ（ＲＦＯに対してはＸ−０、ＲＦＩに対してばＸ
−１）を与える。信号ＬＭＲｘはモジュラス・レジスタ
（ＭＯＤＲＥＧ）１，３８０、回転値レジスタ（ＲＯＴ
ＶＡＬ　　ＲＥＧ）１３７０およびオフセット・レジス
タ（ＯＦＳＴ　　ＲＥＧ）１．４５０に月えられる。Ｏ
ＦＳＴ　　ＲＥＧ１４．５０の機能については後に説明
する。信号Ｌ　Ｍ　Ｒｘはライン１３７４．１３８２上
に存在する値をそれぞれレジスタ１３７０．１．３８０
にロードし、レジスタ１４５０をリセットする。大域回
転を使用する前には、−度、ＬＭＲｘ命令を実行するだ
けで良い。大域回転サイズが変っていないか、あるいは
、新しい大域回転が始まっていない場合には、再実行す
る必要はない。

加算器（ＡＤＤ−ａ）１３９０がＲＯＴＶＡＬ　　ＲＥ
Ｇ１３７０（７）内容を０ＦＳＴＲＥ　Ｇ　］、　４．
５０の現内容に加える。ライン１３９６に与えられた０
ＦＳＴ　　ＲＥＧ出力はそのレジスタ・ファイル絶対ア
ドレスとライン１２９１に与えられたレジスタ・ファイ
ル相対アドレスの差の半分である。ＡＤＤ−ａはライン
］６００を通して減算器−ａ１３７３の「＋」入力部と
データ・セレクターａ１３７２の「１」入力部に新しい
オフセット値を出力する。減算器ａ　］、　３７３はＭ
ＯＤ　　ＲＥＧ１３８０からモジュラス値の４つの最上
位ビットＥＭＳＢＳ）を引き、そして、ＡＤＤ−ａ１３
９０から６ビツト出力を引く。この減算を実行する前に
、２つのゼロ最下位ビット（Ｌ　Ｓ　Ｂ　ｓ　）がレジ
スタ１３８０から入城回転領域出力値へ加えられる。

２つのゼロＬ　Ｓ　Ｂ　ｓの加算は、大域回転領域出力
を４倍する。減算器１３７３はオプションであり、オフ
セラ）・値が定められた大域回転領域の外側にあるかど
うかをテストする。この例では、減算器出力が正（論理
低）の場合、オフセット値は大域回転領域内にある。デ
ータ・セレクタ出力１６０２はデータ・セレクターａ　
］、　３７２のｒＯＪ出力部に与えられる。

データ・セレクタ１３７２は、セレクタ出力が正の場合
、減算器１３７３の出力を入力として選ぶ。ＡＤＤ−ａ
１３９０からの出力は、セレクタ出力が負である場合（
オフセット値が大域回転領域の外にある場合）に選ばれ
る。データ・セレクターａ　１．３７２から出力された
新しいオフセラ１−値は、命令生成器から信号ＧＲＬｘ
１２４３によって刻時されたとき、オフセット・レジス
タ１４５０によってラッチされる。Ｇ　ＲＬ　ｘ命令が
実行されて大域回転を開始する。これは、通常、走査線
の始めあるいは終わり、または、ｌ）　Ｉ　ＲからＲＦ
Ｏへ、またば、ＲＦＩからＤＯＲへの転送の前に生じる
。

次に第４５図の入力ライン１２９１を谷間しどにｙ ／Ｖ６ て、レジスタ・ファイル相対アドレスを定める７つのビ
ットは、コンパレータ（ＣＯＭＰ）１４４０への１入力
として、そして、データ・セレクターｃ　（Ｄ　Ｓ　Ｅ
　Ｌ　−ｃ　）　１４．２０　ヘの１入力として与えら
れる。ＣＯＭＰ１４４０へ与えられた７つのビットけ８
ビット入力のうちのＬＳＢビットである。Ｍ　Ｓ　Ｅは
ライン１３７９に与えられたゼロビットである。ＣＯＭ
Ｐ１４．４０への第２入力はＭＯＤ　　ＲＥＧｌ、３８
０からの５ビツト出力である。５つの出力ビットばＣＯ
Ｍ　Ｐ　１４．４０へ８ビツト入力のうちの最上位ビッ
トを巧える。３つのＬＳＢビットはライン１３７９から
ゼロとして与えられる。コンパレータ１４４０は相対ア
ドレス１２９１をモジュラス値レジスタ１３８４の出力
と比較する。前述したように、出力１３８４は基準化値
である。３つのゼロＬＳＥの加算は、基準化値を８倍す
る。コンパレータ１４４０は大域回転についてのテスト
を行う。相対アドレスがモジュラス・レジスタ１３８０
出力以上である場合には、アドレス指定されたレジスタ
・ファイルは定められた大域回転領域の外にあり、大域
回転は実施されない。コンパレーク出力１３８８はＯＲ
ゲート　１３７６へ２つの入力のうぢの１つとして与え
られる。第２入力はマイクロコード制御ビットＣ２（レ
ジスタ・ファイル］がアドレス指定されている場合には
Ｃ５）である。先に述べたように、もしマイクロコード
・ビットＣ２（またはＣ５）が１である場合には、アド
レス指定はＩ）ＩＲ（ＤＯＲ）または補助レジスタに行
われる。もしＣ２（Ｃ５）が１の場合には、大域回転は
行われない。相対アドレスがレジスタ・ファイルの外に
ある場合には、大域回転領域データ・セレクタＤＳＥＬ
−ｃ１４２０は、ＯＲゲート】３７６から出力された信
号に応答して、その絶対アドレス出力９４８として相対
アドレス入力を選ぶ。

減算器−１〕、５ＩＪＢ−ｂ、１．４．　ＯＯは２つの
入力のうちの１つとして相対アドレスを受は取る。

他の入力はオフセラ［・・レジスタ１４５０出力」６０
４プラス加算されたＯＬ、ＳＢピッＩ・である。減算器
−ｂ　１４００はオプションであり、大域回転テストを
実施する。減算器−すは相対アドレス値１２９１と定め
られたオフセット値の間の引き算を行う。ライン１４０
２上の出力は絶対アドレスである。絶対アドレス値１４
０２ば、２つの入力の１つとして、加算器（Ａ　Ｄ　Ｄ
−１：）　）１４１０に与えられ、もう一方の入力とし
て、データ・セレクターｂ　（ＤＳＥＬ−ｂ）】４１９
へ与えられる。もし出力］４０２が負であれば、Ｄ　Ｓ
　Ｅ　Ｌ−ｂ　１４．１．９への信号１３９４がそれを
してＡ、　Ｄ　Ｄ　−ｂからの出力１６０６を絶対アド
レスとして選ばぜる。

ＡＤＤ−ｂは、負のアドレスがないので、負アドレスの
発生を抑える。ＡＤＤ−ｂ１４１０はモジュラス・レジ
スタ値１３８４（３つの加算０ＬＳＢビツトと共に）を
減算器−す出力１４０２へ加える。これにより、ＡＤＤ
−ｂからの絶対アドレス出力は正となる。第４．２　ｃ
図は前述の事象シーケンスについての流れ図であり、流
れ財４２ａの続きである。

前記の第４２図の論理図において、Ａ、　Ｄ　Ｄ−ａは
６ビツト加算器であり、Ａ、　Ｄ　Ｄ　−ｂは６ビツト
加算器であり、５ＬＩＢ−ａは４ビツト減算器であり、
Ｓ　ｔＪ　Ｂ−ｂは６ビツト減算器であり、ＤＳＥＬ−
ａは４ビット・データ・セレクタであり、ＤＳＥＬ−ｂ
は４ビット・データ・セレクタであり、ＤＳＥＬ−ｃは
６ビツト・データ・セレクタであり、ＣＯＭＰは８ビッ
ト・コンパレータである。

［ＭＯＤ　　ＲＥＧｌの値はくモジュラス値〉／８であ
り、次の通りである。

〈モンユラスイ直〉＝０、８、１６、２４．　　・・・
　１１．２、１２０、１２８［ＭＯＤ］　＝Ｏ１１，２
，３、・・・１４．１５．１６［ＲＯＴ　　ＶＡＬ　　
ＲＥＧｌの値はく回転値〉／２であり、上記の例の場合
、０と［ＭＯＤＲＥＧ］“４の間の任意数である。

もし命令生成器（ＲＥＬ　　ＡＤＲ３）からの相対アド
レスが［ＭＯＤ　　ＲＥＧ］’８の内容以上であるなら
ば、（ＲＥ　Ｉ−Ａ　Ｄ　ＲＳ　）はＤ　Ｓ　Ｅ　Ｉ−
Ｃによって出力される。さもなければ、モジュロＱ 〆７つ ・アドレスはＤ　Ｓ　Ｅ　Ｌ　−ｃによって出力されて
大域回転を実施する。

（ＲＥＬ　　ＡＤＲ３）＜　［ＭＯＤ　　ＲＥＧＩ　’
８の場合、（（ＲＥＬ　　ＡＤＲＳン−［０ＦＳＴＲＥ
Ｇ］　＠２）ｍｏｄ、（［ＭＯＤ　　ＲＥＧＩ　”８（
ＲＥＬ　　ＡＤＲ３）＞＝　［ＭＯＤ　　ＲＥＧＩ　”
８の場合、（ＲＥ　Ｌ　　Ａ　Ｄ　ＲＳ　）である。

第４６ａ、４６ｂ図は大域回転についての流れ図の一部
である。

第４７図において、コントローラ１２８から受は取られ
たアドレス、データ制御信号その他の信号のバイブライ
ン化のための回路が例示しである。図示の回路はファク
タ生成器１４　／１．　Ｏへ入力］４３８を与えるアド
レス・バッファ１４３６を包含する。これの出力はドラ
イバ１４４４によってファクタ・デコーダ１４４８をア
ドレス指定するように与えられる。デコーダ１４４８の
出力１４５０はライン１４５４へ与えられたサンプル周
波数で刻時されるラッチ］４５２へ与えられる。ラッチ
１４５２はクロラギングとライン１４５８上の活性低入
力との間でリセットされ得る。ラッチ１４５２の出力は
、制御の下に、たとえば、データ入力レジスタ、入力レ
ジスタ・ファイル、出力レジスタ・ファイルまたはデー
タ出力レジスタのワードライン１４６２の制御の下に、
このセクションの制御ライン入力に与えられる。

外部コントローラが用いられる場合、デツプバッド・コ
ンタクト１４３２は制御信号をＳＶＰコア］、　０２へ
入力するように与えらハるゎ第４７図のタイプの回路は
ＤＯＲ側でも使用され得る。第４８図はバイブライン回
路についての種々の入力、出力の表である。

第４９図において、ここに示すタイミング図は、先に実
行された命令のアラ［・カムを決定する必要なしにＳＶ
Ｐへ連続的に信号を与える能力から生じる装置の改良速
度を説明するものである。

信号１４３１は外部コンタクト・バット１４３２を経て
ＳＶＰ装置］、　０２コアに与えられる有効メモリ・ア
ドレス信号である。信号１４５０はアドレス・デコーダ
１４４８の復号信号出力である。信号１４６２は、たと
えば、ＤＩＲワード・ラインへ与えられるドライバ１４
５６の信号出力を示している。時刻ｔｏで有効アドレス
信号が与えられた場合、信号は復号され、時刻ｔ１でラ
ッチ１４５２へ与えられる。

方、時刻ｔ３で信号はラッチされる。サンブリング時、
復号アドレスは選定されたワード・ラインへ与えられる
。動作速度は、先の信号が実行される前にアドレス・バ
ッファへ後続の信号を連続的に与えることによってかな
り改善される。本回路において、ラッチは、新しいアド
レス（次の動作のためのもの）が入力バッファ、ファク
タ生成器／ドライバおよびアドレス・デコーダを通して
パイプライン化している間に現行動作のアドレスの状態
を保持する。先に述べたように、本バイブライン化技術
は、データ信号、制御信号、命令、定数および実際に所
定のシーケンスで与えられるすべての他の信号へ適用で
きる。

第５０図において、ここには、入力バッファをラッチと
して構成することによって信号をさらにパイプライン化
する方法を示している。これらのラッチは、次に、リセ
ット１４８２またはサンプル信号１４８４あるいはこれ
ら両方の成る程度の導出によってリセット、刻時され得
る。コンタクト・バッド１４８６はマスク・クロック入
力信号を受は取り、この信号はバイブライン化システム
を通じて最終的に与えられる。同様に、クロック生成器
１４９６はシステムのためのラッチ・リセット信号を発
生する。このタイプの装置はコントローラからのすべて
の制御、アドレス信号のために設けることができる。

第５１図は大域変数の分布を制御するのに適したコン）
・ローラ回路を示している。先に述べたようなコントロ
ーラはＳｖＰ処理要素ヘアドレス指定、制御、データ信
号を与える。ＳＶＰへ変数をロードし、これらの変数を
全体的に分布さゼるために、第５１図のコントローラ・
ハードウェアを使用し得る。

図示のように、このコントローラは、］セセラ・の補助
レジスタ１５７０と、ＳＶＰ処理要素の〆５′３ 〆ｒｖ− Ｍ個のレジスタを変調して変数を分布させるアドレス指
定構造とを含むように修正し得る。補助レジスタおよび
変調部１１９６はＲＡＭメモリのような補助記憶レジス
タ１５１０と２−−１マルチプレクサ（ＭＵＸ、）　　
］、　５７４とを包含する。補助レジスタ１５７０は８
ビツト・ロード・データ入力部１５６２、データ書き込
み入力部１５６４および５ビット×１として編成される
レジスタ・アドレスまたは読み出しボート１５６８を有
する。

補助レジスタ出力１５７２はＭＵＸ、１５７４の高入力
部をトリガするように与えられる。

ＭＵＸｌ、５７４への低入力はイブコード出力のピッｌ
−Ｃ１，８である。ライン１５７６はＭＵＸ１５７４へ
補助レジスタ命令イネーブル信号を与える。補助レジス
タ１５７０は後にもつと詳しく説明する。

第５１図を参照して、ここには、１つのプロセッサ要素
のレジスタ・ファイル１ｉＲＦ１．）およびデータ出力
レジスタ（ＤＯＲ）のメモリ・マツプが示しである。前
述したように、メモリ・マツプ内の補助レジスタ・アド
レスはＲＦＩ／ＤＯＲのための未使用アドレスの一部で
ある。作動にあたって、メモリ内のＤＯＲアドレス「上
方の」領域をアドレス指定する作用は補助レジスタを選
定する。補助レジスタ内に記憶されたデータはそれぞれ
８ビットの４ワードとして書き込まれるが、それぞれ１
ビットの３２ワードとして読み出される。補助レジスタ
・ビットの状態が読み出された時、補助レジスタ出力か
オリジナルのすブコード・ビットＣ１８のいずれかが、
補助１／ジスタＭＵＸイネーブル・ラインの状態に応じ
て、Ｍレジスタ・データ・セレクタＭＴＪＸへ直接送ら
れる。オプコードＣ１９、Ｃ２０が共に１であれば、○
か１がレジスタＭで選ばれる。すなわち、（Ｃ２０，Ｃ
１９，に１８１＝（１１０１ならば、Ｍ出力＝Ｏ１（Ｃ
２０，Ｃ１９，Ｃ１，８１・（１，１１１ならば、Ｍ出
力部１゜第５２図は第３６図の補助レジスタ・コントロ
ーラ・ブロック１１９６を示している。全部で３２個の
１ピツ）へ大域変数を記憶するだめのレジスタ・セット
内には４個の８ビット・レジスタ１、６０８　Ａ、　−
Ｂがある。これらの変数はラインＪ５６２を経てレジス
タに与えられる。各レジスタ・セラｈ１６０８Ａ−Ｂは
ライン１５６３を経て補助レジスタから書き込みクロッ
ク信号を受は取るクロック信号入力部を有する。各レジ
スタ・セットは、ロード（Ｌ　Ｄ　）または書き込みイ
ネーブル入力部１６１０と１−→４デコーダ１６１６か
らの出力部として接続された出力イネーブル（ＯＥ）１
６１．２とを包含する。レジスタ１６０８Ａ−Ｂのため
の読み出し／書き込みイネーブルはそれぞれのライン１
６１４Ａ−Ｂを経て対応するデコーダ出力部へ接続され
る。２ビツト・レジスタ・アドレスは２−→１データ・
セレクタ１６２ｏからライン１６１８を経てデコーダ１
６１６へ与えられる。データ・セレクタ１６２０は３つ
の入力部を有する。入力部１２９５はライン１５６２を
通して与えられた８ビットで書き込まれたレジスタを識
別する２ビツト・アドレスである。入力部９４８Ａは読
み出されるべきレジスタを識別する２ビツト・アドレス
である。この２ピツ）・はレジスタ・ファイル・アドレ
ス・ビットのうぢのビット３．４である。入力部１２９
５または９４８Ａのいずれかは補助書き込みイネーブル
・クロック信号１５６４によって選ばれる。ビットＯ〜
　　は８−→１データ・セレクタ１６２２のセレクト入
力部へ与えられる。デコーダ１６１６が成る特定のレジ
スタへ出力イネーブル信号を与えると共に、クロック信
号がレジスタ・クロック入力部に存在するとき、レジス
タ・ファイル・アドレス・ビットＯ〜２はライン１５７
２を経て２ｔｏ　１デタ・セレクタ１５７４へ入力する
ためのレジスタ・セット内のビットを識別する。先に述
べたように、データ・セレクタ１５７４はＳＶＰブロブ
ロザ・アレイへ入力するためのＣ１８′ビツトまたはオ
リジナルのＣ１，８ビットのいずれかとして１つの大域
変数を選ぶ。この選択は、レジスタ・アドレス・ビット
５．６およびＣ５制御ビットによって決定される。」二
重の例はレジスタ・ファイル１への大域変数のアドレス
指定について詳しに鷹？ 〆斤 く説明したが、この原理はレジスタ・ファイル０をアド
レス指定するのにも応用できる。レジスタ・ファイル０
をアドレス指定したとき、制御ビットＣ５は制御ピッ）
−Ｃ２となる。

ＲＦｌ、ＤＯＲのためのメモリ・マツプ（表４）におい
て、補助レジスタのアドレスは予約領域にある。しかし
ながら、ハードウェアは命令生成器９１０内に設置され
ている。こうして、補助レジスタは１セット（Ｎセット
ではない）のレジスタで実現できる。レジスタ・ビット
は、ＤＯＲと異なって、１つのアドレス値によってのみ
アドレス指定される。ここで、Ｎ個のビット（すなわち
、処理要素の数と一致する１０２４個のビット）は１つ
のアドレス値によって同時にアドレス指定される。ＳＶ
Ｐコアの物理的なメモリの外側のアドレスが作られたと
きに、補助レジスタはアドレス指定される。

第５３図において、例として、ＲＯＭメモリを有するＳ
ＶＰコントローラがコントローラ・メモリのメモリ要件
を低減するための回路と組み合わせて示しである。簡単
に言えば、この低減はリピート・カウンタ１５８８のカ
ウント／ホールド入力を図示のようにコントローラに通
じるプログラム・カウンタ１５８４へ加えることによっ
て行われる。コントローラ・データおよびアドレス位置
はプログラム・カウンタのＮビット出力によって順序付
けされる。プログラム・カウンタは、それぞれ、信号入
力部１５９６．１５９８を経て刻時、リセットされる。

コントローラは複数の出力信号、すなわち、１６までカ
ウントアツプできる、リピート・カウンタ１５８８への
入力である４ビツト・カウント信号１６００と、ラッチ
１５９０によってラッチされるマイクロコードまたはマ
イクロ命令とも呼ばれる２４ビツト・イブコードｌ　６
０２と、ＲＦ○オへランド・アドレスに対するアップ・
カウンタ１５９２によって使用される７ビツト・アドレ
ス１６０４と、ＲＦ］アト１／ス・アップ・カウンタ１
５９４を経て与えられる同様の７ビツト・アト１／ス１
６０６とを与える。さらに、１ビット制御信号］６０７
が制御口ｆ９！ メロＱ シック１５８６に与えられてシングルあるいはダブルど
ちらの命令が実現されつつあるかを示す。

リピート・カウンタのりプル桁上げ出力はプログラム・
カウンタのカウント／ホールド入力部に入力されて、リ
ピート・シーケンスが終了するまでこのプログラム・カ
ウンタの動作を停止させる。ひとたびこの命令が適正回
数繰り返されるど、リプル桁上げ信号がプログラム・カ
ウンタにその動作を再開さぜる。このリプル桁上げ信号
は制御ロジックにも入力されてそれを所与の条件につい
ての適正な状態に置く。すなわち、リピート・カウンタ
が作動しているならば、制御ロジックは２ビツト・コー
ドをレジスタ・ファイル・アップ・カウンタべ出力し、
それをカウント・モードに置く。リピート・カウンタが
作動していなければ、レジスタ・ファイル・アップ・カ
ウンタはラッチ・モードに入る。この２ビツト出力は、
カウントがシングル命令モードについては１、ダブル命
令モードについては２を掛りるべきかどうかも示す。

３２ビツト加算の例が上記回路の利点を説明する。２つ
の３２ビツト・ワードの加算についての命令セットが表
２７に省略した形で示しである。

表　　２７ １）Ｍ＝１．、Ａ＝ＲＯ［１）　、Ｂ＝Ｒ１，（１）、
Ｃ＝Ｏ，Ｒ１（１）＝ＳＭ）２）Ａ＝Ｒ０１２＋、Ｂ＝
Ｒ１＋２１　、Ｃ＝ＣＹ、Ｒ１（２１・Ｓｕ　　　　ｌ
　　　　ｒダブル命＋３）、　　　ｆ３１．　　　　［
３）・　　）　令」３０１　１　　　）　命令を ）１５命令 ）　に圧縮 ＋３０＋　　　　　［３０）　　　　　　　　＋３０＋
　　　　　　１　　　　次いで、Ａ＝Ｒ］３１）、Ｂ＝
Ｒ１（３１１，Ｃ＝ＣＹ、Ｉ’ｌｌ（３１）＝ＳＭ）　
　　１．５命令３＋Ａ＝ＲＯ＋３２＋、Ｂ＝Ｒ１＋３２
）、Ｃ＝ＣＹ、Ｒ１＋３２＋　　・ＳＭ　　　　　　　
を　　１　　命４］　　　　　　　　　Ｃ＝ＣＹ、Ｒ１
（３３）＝ＳＭ　　令に圧縮オること を「リピート する」 先に説明した２つの４ビツト・ワード加算例（表２５）
に関連して考察した場合、命令セットのうちの命令２〜
３１を１５個のダブル命令に圧縮することができること
は明らかである。次いでリピート・カウンタ・モードを
実施することによって、１５個のダブル命令は含まれる
ハード／６／ ／６ｎ ウェアによって１５回繰り返してただ１つの命令として
組み立てることができる。したがって、２つの３２ピツ
ｉ・・ワードの加算は３３個から４個の命令まで減らさ
れる。リピート・カウンタが使用中のとき、プログラム
・カウンタが停止し、２つのアドレス・カウンタがシン
グル命令については１を自動増分し、ダブル命令につい
ては２を自動増分する。上記の説明から明らかなように
、本発明に従って行われるようなコントローラ・メモリ
減少はダブル命令と同時に使用するしないにかかわらず
実現され得る。たとえば、上記の３２ビット加算例をダ
ブル命令なしに実現した場合、リピート・カウント・ビ
ット値が増大してより大きいリピート・カウント数に備
えることもできるし、あるいは、最初のリピートを２回
実施することもできる。

第５４図は本同期ベクトル・ブロセッザ／コントローラ
・チップの別の実施例を示している。第５４図において
、命令生成器の補助レジスタはＳＶＰプロセッサ・アレ
イを持つチップ」二に設けられている。先に述べたよう
に、コントローラ１６２６およびｓｖｐ装置１６２８は
装置１６３０を形成している１つのシリコン・チップ上
に設けることができる。クロック・オシレータ１６３２
は伝送されてきたテレビジョン信号に対してフェーズロ
ックされ、コントローラ部にクロッキング信号を与える
。クロック・オシレータ１６３４は、−Ｓに、ＳＶＰ作
動速度と合うように刻時される。

第１図およびそれに関連した記述は、ＳＶＰ装置および
コントローラをテレビジョン・システムにどのようにし
て組み込むかを説明している。また、そこには、ビデオ
カセット／テープ・レコダ１３４の出力１３６を伝送ビ
デオ信号の代わりにＳＶＰプロセッサにどのようにすれ
ば与えることができるかも示されている。あるいは、Ｓ
ＶＰ装置装置／コント−ローラステムは、ビデオ・テー
プ・レコーダ内に直接組み込んでも良い。

これを行う方法の一例が第５５図に示しである。

ブロック１６３０はシステム１６２９のためのメロ３ メロγ １つあるいはそれ以上のＳＶＰ装置を含み得る。

システム１６３０は複合または５−ＶＨＳビデオ信号の
同調受信のための普通のチューナ回路１６４４を包含す
る。カラー分離・復調回路１６４２は同調信号を処理し
、出力は先に述べた要領でＳＶＰシステム１６３０に与
えられる。処理済みの信号出力は回路１６４０によって
カラ変調され、複合ビデオ信号または５−ＶＨＳビデオ
信号のいずれかが変調器１６４０から出力される。複合
ビデオ信号は回路１６３８によってＲＦ変調され、デイ
スプレィのためのテレビジョン・アンテナ入力部または
モニタ入力部に与えられる。

記録モード中、処理済みのビデオ信号は回路１６３４に
よってフェーズ・ＦＭ変調され、普通の要領でヘッド・
ロジック１６３６によって記録される。再生中、記録さ
れた信号はテープから読み出され、フェーズ・ＦＭ復調
回路１６３２に送られる。その後、信号は、再び、Ｓｖ
Ｐシステム１６３０によって処理され、出力として与え
られ得る。１つまたはそれ以上のフィールド・メモリ１
２０は第１図に関連して先に説明した要領でデータを捕
獲し得る。

ここに開示し、説明した同期ベクトル・プロセッザ装置
・コントローラ・システムはビデオ用途に限定されない
。ＳＶＰの独特のリアルタイム性能は多数の信号処理用
途に対して融通性のある設計方法を与える。これらの用
途のうちのいくつかを表２７に挙げる。

表　　２７ 汎用ＤＳＰ −ディジタル・フィルタリング たたみ込み −相関 一高速フーリエ変換 ｍ：次元適応フィルタリング ー神経ネットワーク 消費者 一レーダ検出器 一ディジタル・ビデオ／オーディオＴＶ−ミュージック
・シンセサイザ 産業 一ロボッＩ・工学 メロ「 ／６６ −視覚検査 センサ融合 一グラフィックス／像形成 一ロボット視覚 一画像送信／圧縮 一パターン認識 一画像強調 一同形処理 一ワークステーション アニメーション／ディジタル・マツフ 計測 スペクトル分析 一関数生成 パターン整合 一地震波処理 過渡分析 一ディジタル・フィルタリング 医療 一患者モニタリング ー超音波機器 一診断具 Ｎ　Ｍ　Ｒ像形成 −ＰＥＴスキャン像形成 軍事 １ノ−グ処理 ソナー処理 一像処理 ナビゲーシヨン ミサイル誘導 無線周波モデム 電気通信 一エコー除去 ＡＤＰＣＭトランスコーダ イコライザ データ暗号化 ＦＡＸ −セルラー電話 スビイカフオン ーディジタル・スピーチ 一補間（ＤＳＩ） ビデオ会議 展開スペクトル通信 自動車 一振動分析 日Ｐ叩下 一ディジタル・ラジオ セルラー電話 広域位置確認 第５６図は汎用ディジタル信号処理（ＤＳＰ）システム
を示す。第５６図のシステムは一般的なものであり、デ
ィジタル・フィルタリング、たたみ込み、相関、高速フ
ーリエ変換、コザイン、ザイン、アゲマール、ウオルシ
ュ変換および適応フィルタリンクに使用できる。第５６
図のシステムはアナログ入力をゲインタル信号へ変換す
るアナログ・ディジタル変換器を包含する。ＳＶＰシス
テムはデータ・ストリーム内に配置してあり、ディジタ
ル信号を受け、処理済みのデータ信号を出力するように
なっている。処理済みのデータはアナログ・ディジタル
変換器によってアナログに変換できるし、処理済みのデ
ィジタル信号を直接出力することもできる。システムの
ためのタイミングおよび制御はタイミング・制御回路に
よって行われ得る。

第５７図はＳＶＰシステムを組み込んだグラフィックス
／画像処理システムを示している。

ＳＶＰ装置はホストコンピュータに対する指令を受は取
り、ホストコンピュータと組み合ったメモリから画像、
オーバレイなどを受は取る。フレム・メモリを使用して
さらなる処理のための再入力を行うべくデータ・フレー
ムを捕獲することができる。ＳＶＰ出力はディジタル・
アナログ変換器によってディジタル化し、マトリックス
によって処理し、デイスプレィで表示することができる
。第５７図の汎用システムは画像について種々の作業を
実施するのに使用することができる。第５７図のシステ
ムは多くのコンピュータにおいてグラフィックス・ボー
ドを置き換えるのに使用できる。可能性のある作業とし
ては、画像を組み合わせること（オーバレイ）、カラー
変換、ズーム・イン／アラ）・、フィルタリング、スペ
クトル分析および製図（引き出し線、円、テキストなど
）がある。

第５８図はＳＶＰシステムを組み込んだ視覚検査システ
ムを示している。このシステムは検査あるいは分析しよ
うとしている物体を見るためのビデオ・カメラを包含す
る。カメラはアナログ・ディジタル変換器の入力部にビ
デオ信号を出力し、このアナログ・ディジタル変換器は
アナログ・ビデオ信号をディジタル化し、ＳＶＰシステ
ムヘディジタル入力を与える。ＳＶＰシステムは、また
、光学ディスクのようなメモリあるいはマスク記憶ソー
スからの記憶画像を備えることもある。ＳＶＰは出力を
デイスプレィその他のインジケータ手段かつまたホスト
コンピュータに与えるメロ？ 乙ンＯ ことができる。ポストコンピュータはタイミング・制御
回路を制御するのに使用できる。このタイミング・制御
回路はアナログ・ディジタル変換器、メモリおよびＳＶ
Ｐ装置システムへも信号を与える。第５８図の視覚検査
システムは記憶していたマスク像と比較することによっ
て装置の点検を実施し得る。出力は差を示す画像、単純
な合格／不合格表示、あるいは、もっと複雑なリポート
であり得る。システムはどの装置が点検されつつあるか
を自動的に判断することができる。他のタイプのセンサ
、たとえば、赤外線センサ、Ｘ線センサなども同様に用
いることができる。画像の事前、事後の処理を行って出
力をさらに増強することができる。

第５９図はＳＶＰシステムを組み込んだバタン認識シス
テムを示す。ＳＶＰ装誼はアナログ・ディジタル変換器
の出力部からディジタル化された入力信号を受は取る。

記憶したパターンをＳＶＰに与えて外部メモリで処理し
ても良い。入力データが処理されてから、パターン番号
がＳＶＰから出力される。アナログ・ディジタル変換器
、記憶パターン・メモリおよびＳＶＰは制御・タイミン
グ回路からの出力信号の制御の下に作動し得る。パター
ン認識システムは入力データを記憶しであるデータと比
較する。このシステムは視覚点検システムを越えており
、入力データを分類する。ＳＶＰの速度により、多くの
比較はリアルタイムで行われ得る。データの長いシーケ
ンスも分類し得る。スピーチ認識用途の例が第６０図に
示しである。第６０図は８キロヘルツの周波数を有する
スピーチ・データ・サンプルを示している。スピーチが
比較的低い率、たとえば、８キロヘルツでディジタル化
されるので、ＳＶＰは伝送スピーチ・データについての
多数の計算を実施するのに多（の時間を有する。１０２
４個のサンプル分の長さの入力は、普通、データ処理に
約８分の１秒を要し、これは約１．４−０万個の命令に
相当する。加えて、ＳＶＰは多くのデータ・ラインを格
納し、ワード、フレーズ、そして、センテンスさえ認識
することができる。

第６１図はＳＶＰを利用する代表的なレーダ処理システ
ムを示ず。検出されたレーダ信号はアンテナからＲＦ／
ＩＦ回路に伝送され、ＦＭ／ＡＭ出力がアナログ・ディ
ジタル変換器に与えられる。ディジタル化出力信号はＳ
ＶＰによって処理され、出力はデイスプレィに与えられ
るか、あるいは、メモリに格納される。このシステムは
パルスレーダ・データを処理し、その結果を記憶するか
表示する。

第６２図は同期ベクトル装置を利用する映像電話を示し
ており、送信側と受信側を図示している。ビデオ・カメ
ラが対象物を映し、アナログ信号をアナログ・ディジタ
ル変換器によってディジタル化する。ディジタル化出力
はＳＶＰ装置へ入力される。他の入力はテーブルやフレ
ーム・メモリの出力を含む。ＳＶＰ　　ＤＲＭＳ出力は
フィルタ回路内で濾波され、電話線に与えられる。受信
側で、電話線はアナログ・ディジタル変換器に送信され
てきたデータを送り、このアナログ・ディジタル変換器
において、ディジタル化信号が同期ベクトル装置によっ
て処理される。入力信号はフレーム・メモリ内に記憶さ
れていたデータと一緒に処理され得る。ＳｖＰ出力はデ
ィジタル・アナログ変換器によってディジタルからアナ
ログに変換され、７トリツクスに送られ、デイスプレィ
に表示される。映像電話システムは入力画像を圧縮し、
ＤＴＭＦ値として符号化し、電話線を通じて受信機へ送
る。ＳｖＰにおいて直接トーンを発生ずるのにサイン・
テーブルが使用される。受信側で、Ｄ　Ｔ　Ｍ　Ｆ　ｌ
−−ンはディジタル化され、ＳＶＰで検出され、圧縮解
除される。

第６３　ａ、　６３　ｂ図は同期ベクトル・プロセッサ
を利用するファクシミリ・システムを示しており、送信
側を図示している。書類スキャナが伝送しようとしてい
る書類を走査し、走査された二進データがＳＶＰに入力
される。タイム・テーブルを用いてＳＶＰに直接トーン
を生成することができる。ＳＶＰは符号化と１・−ン生
成を行う。トーンはフィルタへの出力であり、次いで、
電話線に送られる。受信側で、電話線から受信したデー
タ／７３ 〆７γ はアナログ・ディジタル変換器によってディジタルに変
換され、トーン検出および復号のためにＳＶＰにうえら
れる。復号したＳＶＰ出力はプリンタで印刷される。

第６４図は走査された書類をＡＳＣＩＩファイルに変換
するＳＶＰベースの書類走査システムである。スキャナ
出力はＳＶＰに送られ、そこにおいて、キャラクタ・テ
ーブルと一緒に処理され、処理済みの出力はメモリに記
憶される。この書類スキャナ・システムはＦＡＸ機と同
様にデータをディジタル化するが、データについてのパ
ターン認識を実施し、それをＡＳＣＩＩフォーマットに
変換する。

ＳＶＰは確実なビデオ伝送に使用できる。このシステム
は第６５図に示しである。システムは出力を大力バッフ
ァに与えるビデオ信号ソースを包含する。バッファ処理
を受けた信号は処理のためにＳＶＰへ送られる。ＳＶＰ
および入力バッファはコントローラの下に作動できる。

ＳＶＰからの符号化された信号は送信機へ送られ、そこ
で、受信機へ送られ、再び、入力バッファ処理を受番づ
、受信側でＳＶＰによって復号される。上記システムの
ＳＶＰは、各プロセッサ要素においてビクセルに任意の
定数を掛は合わせることによってビデオ信号を暗号化す
ることができる。プロセッサ要素への暗号化定数のマツ
ピングは符号化、復号同期ベクトル・プロセッサにおい
てＲＯＭ′Ｏｆ！ｆ号化パターンによって定義される。

エンコーグはコード・ワードを復号用ＳｖＰへ送る。こ
のコード・ワードは受信装置を変化させて符号化パター
ンの逆数を掛けることによって復調する。送信された信
号の例が第６６図に示しである。

ＳｖＰデツプはビン・グリッド・アレイ・パッケージに
まとめられる。第６７図はチップ・パッケージのビンア
ウトである。

ＳＶＰピン・グリッド・アレイ・チップ・ピンアニ ＳＶＰ　　ＳＥチップのためのビンの名称とパッケージ
・ビン座標を表２８に示す。

＃１ＡＮＡ書の浄書（内容に変更なし）表２８ 低ｊ」亡唾 この章では、ＳＶＰについての信号記述を説明する。以
下の表２９には、信号名、この信号タイプにおけるビン
の数、そのビンが入力であるか出力であるかの違い、簡
単なビン機能の説明が示しである。

表　　２９ エンと 以下の章はいくつかの正当なサブ命令二一モニックのリ
ストを示す。より高いレベルの命令はこれらの基本形か
ら作ることができる。リストにある指定オペレータ「＝
」の左の値は転送先オペランドであり、右の値は転送元
オペランドである。

〈転送先−オペランド〉　・　　〈転送元−オペランド
〉記載量を減らずために省略形を用いており、ニーモニ
ックに入ったときの混乱を避けるためにいくつかのシノ
ニムを用いている。

論理　物理的 基準　　　　基準　　　　　説明　　　　　　７トレス
範囲ＲＯｆｎ）　　−ＲＦＯ（ｎ）　　−−レジスタフ
ァイル０、アドレスｎ；　　１Ｆ＜・ｎ＜＝］２７ＲＯ
（ｐ）−→ＲＦＩ　ｆｐｌ　　−→レジスタファイル１
、アドレスｐ；　０〈・ｐ〈・１２７ＩＮＰ　（ｍ）　
　−→ＤｉＲｆｍ）　　−−データ　入力レジスタ、ア
ドレスｍ：０〈＝ｍ〈＝　３９ ＯＵＴ＋Ｑ＋　　　−一→ｎｏｒ＋ｔｑ＋　　−−デー
タ　出力レジスタ、アドレスｑ；０＜＝ｑ＜＝　　２３ Ｉｔ＋　　　　　　−−→ＷＲＭ　　　　−一→イ乍業
用レジスタＭＡ　　　　　−一→ＷＲＡ　　　　−一→
イ乍業用しジスクＡＢ　　　　　−一→ＷＲＢ　　　　
−−→イ乍業用しジスタＢＣ−一→ＷＲＣ−−→イ乍業
用しジスタＣＷＲＭ　（ずなわち、Ｍ依存サブ命令）の
値にデータ・ソースが依存するサブ命令は３本のライン
を示す。最初のラインはプログラムへ入力されるザブ命
令を示し、２番目、３番目のラインは、それぞれ、（Ｗ
ＲＭ）＝Ｏまたは（ＷＲＭ）＝１のいずれかに依存する
演算結果を示す。ｒ［ＲＭ、）」は作業用レジスタＷＲ
Ｍの内容である。

たとえば、 ＲＯ（ｎ）　＝ＸＲＯ（ｎｌ　　　　　　　　　　　　
　　←−−アッセンブリラインへ入力＝ＲＲＯ（ｎ）　
　　　：　　ｆＷＲＭ）＝０　　　＝　−−［ＷＲＭｌ
　□０．データソース＝ＬＲ口ｆｎ）　　　；（ＷＲＭ
］＝１　　　＝−１ＷＲＭｌ□］、デー４’ソース命令
は８つのカテゴリにグループ分けされる。

〆＆〆 〆ンユ すなわち、 Ｒ ＦＯ、 Ｆ ＷＲＡ。

ＷＲＢ。

明細書の浄書（内容に変更なし） ＷＲＣ、 Ｗ　ＲＭ、 Ａ　　Ｌ　　Ｕ　。

Ｇｏである。

完全を期 せば、 ２つ以上のカテゴリにいくつかの命令が現れる。

５ＴＯＰＵサブ命令 Ｍ−ｄｅｐｅｎｄｅｎｔ　５ＴＯＲＥサブ命令／Ｓ？３ 明細書の浄書（内容に変更なし） 明細書の存置（内容に変更なし） Ｍ−ｄｅｐｅｎｄｅｎｔ　ＭＯＶＥサブ命令Ｍ−ｄｅｐ
ｅｎｄｅｎｔ　ＭＯＶＥサブ命令（続き）１、Ｏυ’ｒ
（ｑ） ；　　（ＷＲＭ）−１ ＬｅｆｔｌｌυＲ（ｑ）ｉｎｔｏＨトυ（ｎ）ＲＥＡＤ
サブ命令 明細書の浄書（内容に変更なし） ＳＴＯＰＥサブ命令 Ｍ−ｄｅｐｅｎｄｅｎｔ　５ＴＯＲＥサブ命令Ｒ関Ｄサ
ブ命令 明細書の浄書（内容に変更なし） 作業用レジスタＷＲＢ ２１（Ｂ ＺｎｄＸｌｇｒｌｔＬＷＩ）ＩｎｔｏＷＲ１１明細書の
浄化−（内容に変更なし） 明細書の浄書（内容に変更なし） 作業用レジスタＷＲＣ ＬＯＡＤサブ命令 ＬＯＡＤサブ命令 Ｍ−Ｄｅｐｅｎｄｅｎｔ　ＬＯ八へサブ命令しＹ　　； （ＷＲＩＩ）＝１ ＡＬＬＩ　　ｌｉｏｒｒｏｗ　　１ｎｔｏ　　ＷＲＬ；
明ｍ書の浄書−（内容に変更なし） Ｈ＋ｇｈｔ（ＷＮＨ）ｉｎｔｏＭｌイｎ１、９１ 明細書の浄書（内容に変更なし） ＳＴＯＲＨザブ命令 明細書の浄書（内容に変更なし） ＬＯＡＩＩザブ命令（ＷＲＭ続き） ＴＯＩＩＥ サブ命令 ＲＯ（ｎ）　＝門 ＩＮＰ（ｍ）　＝　Ｍ （會ＲＭ）　　１ｎｔｏ　　ＲＦＯ（ｎ）（ＷＲＭ）　
１ｎｔｏ　ＤＩＲ（ｍ） 以下の表は正当なＳＶＰアｌノイ・サブ命令のすべての
リストを示している。また、各ザブ命令についてのイブ
コードとコンフリクト・マスクも示している。コンフリ
クト・マスクはアッセンブラが用いて、同じライン上の
２つのザブ命令を組み合わせることができるかどうかを
決定する。

前記命令のずべては２２ビット・アレイ・オプコード・
フィールド子アドレス・フィールドによって記述される
。こ１１らの命令およびＩＧコントローラ命令のバリエ
ーションはこれらおよび他のビットで記述される。

以下の表においては、 Ｘ−注目不要 ｂ　−ブレークポイント　ビット、ｂ＝１次の省略形を
用いる。

ＩｎアドレスにＢＰ士フットり 隣接アドレスにＢＰ士ツトなし ０＜＝ｒ＜＝１５ ０く＝ｍ〈・１２７ ０＜＝ｎ＜＝　　３９ ｂ＝０ ｒ　−リピートカウントの２の　補数、ｍ　　−ＤＩＲ
アドレス　（直、 ｎ　　−ＤＩＲアドレス　イ直、 〆７ｒ Ｒ１メモリ　アドレスイ直、　　　　　　０＜＝ｐ＜＝
１２７０ＯＲアドレス　イ直、　　　　　　　　　Ｑ〈
＝ｑ〈＝　　２３−補助　レジスタ・アドレス　イ直、
　　０＜＝ｋ＜＝　　９５命令モード（付録Ｃ参照） どヌ［ 粱 ビ １９８の２ ２００の２ ２０３の２ ｓｖｐ　　”生　　　４セット 以下の表は正当な命令二−モニックと、命令生成器子シ
ングル、待機状態、ダブル命令についてのアレイ命令の
バリエーションのためのイブコドのリストを示している
。

工四ロ飢仝４０附工 Ｘ−注目不要 ｂ−ブレークポイント・ビット ｒｒｒｒ−２の補数フオームにおける ４ビツト・リピート・カラン ト値 １）Ｉ）Ｉ）Ｉ）Ｉ）１１Ｉ）　−ＲＦ　ｊまたはＤＯ
ＲまたはＡＵＸについての７ビツト・ メモリ・アドレス ｎｎｎｎｎｎｎ　−ＲＦ　ＯまたはＤＩＲについての７
ビツト・メモリ・アドレ ス ｉｉ、、ｉ　　ｉｉｌ　ｉｉｊ 付録Ｂからのアレイ命令イブ コード フィールド内のすべてのピッ トがゼロである ＩＧモード入力ビンからの５ ビット値 １１ビツト　ジャンプ・アドレス ｃｃｏｏｏｏｏ ５つのＬＳＢ＝０００００での１１ビツト・ジャンプ・
１ドレス ２で割った６ビツト回転モ ジュラス。したがって、回転 モジュラスは２の整数倍でな ければならない。

有効値：　０＜＝ｍｍｍｍｍｍ＜＝６３４で割った５ビ
ット回転ス テップ値。したがって、回転 ステップ値は４の整数倍でな ければならない。

有効値：　Ｏ＜＝ｚｚｚｚｚ＜＝３１ 明細口の浄書（内容に変更なし） 上記のイブコード・テ 機能を以下に説明する プルに示すＩＧ命令の ２」ニイ」Ｌ仝 シングル 待機状態シングル ダブル アイドル ジャンプ命令 ＪＩＪＰ＜ａｄｒｌ、＞ 、ＩＭＥ＜ｖａｎ、＞、＜ａｄｒｌ＞ ＪＭＴ＜ａｒｌｒ２＞ アドレス＜ａｄｒｌ）への無条件 ジャンプ ＭＯＤＥ　　ＥＱＵＡＬでのジャンプ。　＜　ｖ　ａ　
１．　＞＝〈（モードレジスフ）のとき、＜ａｄｒＤヘ
ンヤンブさもなければ、　次の　ステートメントに行く
　。

ＭＯＤＥ　ＴＡＢＬＥへジャンプ。〈（（＋’ｌ／ジス
タ）〉の相対テーブル・エントり点による＜ａｄｒ２＞
での モードテーブルへのジャン プ。＜ａｄｒ２＞は１１ビツト・ア ドレスであり、５個のＬＳＢは ０００００に等しい。絶対アドレ スは（＜ａｄｒ２＞ＡＮＤ　０７ＥＯｈｌイく（干−ド
レノスク）〉 ＜ａｄｒ２＞でのテーブルは、たい てい、主プログラム内のサブ 命令へのＪＩＪＰ命令を含みそう である。しかしながら、この テーブルでは任意の命令を使 用できる。このテーブルは ５ビット境界に置かれなしづれ ばならない。

フラグ「Ａ」がゼロのとき、 ＜ａｄｒＤヘジャンプ。さもなけ れば、次のステートメントへ 行く。これはハードウェア・ フラグである。

ＪＦＢＺ＜ａｄｒｌ＞ ＦＬＡＧ　’Ｅ’　ＺＥＲＯテジャ フラグｒＢＪがゼロの ＜ａｄｒｌ＞ヘジャンプ。さ れば、次のステートメ 行く。これはバードウ フラグである。

ンブ。

とき、 もなけ ントヘ エア・ ＣＡＬＬ、ｒリターン・レジス タ」に現行アドレス＋１を置 く。次いで、＜ａｄｒｌ、＞へ無条件 でジャンプ。これはシングル レベルＣＡ　Ｌ　Ｌである。

ＣＡＬＬ命令がネストされて いる場合には、ＲＥＴ命令が 最後のＣＡＬＬに続（命令に すび１１．／リターン命令 ＣＡＬＬ＜ａｄｒｌ、） 戻る。

ＥＴ ＲＥＴＬＩＮ、ア　ド　レス　：〈（リターンレジスタ
）〉へ戻る。

モ ト レジスタ命令 １ＭＲ モード・レジスタを最も近い 値で更新する。ＩＧはタイミ ング生成器およびマスク・コ ントローラと非同期で作動す 太」し団圭ＩＬ仝 Ｌ　ＲＭ　Ｏ＜　ｍ　ｏ　ｄ　＞、＜ｒｏｔ＞ＬＲＭＩ
＜ｍｏｄ＞、＜ｒｏｔ＞ る。したがって、所定の時刻 に新しいモード値を得る必要 がある。外部回路（通常は、 垂直タイミング生成器）が任 意の時点でＩＧの一時モード ・レジスタを更新することに なるが、その値はＵＭＲ命令 が実行されるまでＩＧ命令に 影響することはない。この値 は次のＵＭＲ命令が実行され るまで有効状態に留まる。

ＲＦＯについての回転モジュ ラス・レジスタをロードす る。ＲＦＯのメモリ領域はア ドレスＯ，＜ｍｏｄ−１＞間で大域 回転メモリとして宣言され得 る。＜ｍａｄ＞は大域回転モジュ ラスであり、Ｏ１２，４・１２２．１２４．１２６の有
効値を有する。命 令Ｇ　ＲＬ　Ｏが実行されたとき、大 域回転スペース内のメモリは ＜ｒｏｔ＞ビット分だけ回転させ られることになる。＜ｒｏｔ＞は ０．４．８、・・・１１６．１２０．１２４の有効値を
有する。

ＲＦＩについての回転モジュ ラス・レジスタをロードす る。ＲＦＩのメモリ領域はア ドレス０、＜ｍｏｄ−１＞間で大域 ＲＬＯ Ｇ　ＲＬ　１ マスク ＵＴ 回転メモリとして宣言され得 る。＜ｍｏｄ＞は大域回転モジュ ラスであり、０．２．４・・１２２．１２４．１２６の
有効値を有する。命 令ＧＲＬＩが実行されたとき、大 城回転スペース内のメモリは ＜ｒｏｔ＞ビット分だけ回転させ られることになる。＜ｒｏｔ＞は ０．４．８、　・１１６．１２０．１２４の有効値を有
する。

ＲＦＯモジュ　ロ＜ｍｏｄ＞ステップ＜ｒ。

ｔ〉を左へ大域回転させる。こ こで、＜ｍｏｄ＞、＜ｒｏｔ＞は１、ＲＭＯ命令で定義
される。

ＲＦＩ　　モジュ　ロ＜ｍａｄ＞ステップ＜ｒ。

ｔ〉を左へ大域回転させる。こ こで、＜ｍｏｄ＞、＜ｒｏＤはＬＲＭＩ命令で定義され
る。

・コントローラ ＭＣの　４セツ）・ 出力制御信号 ＭＣはｒＯＵＴＪ命令の後にその実行を中断する。

ｒＦｓＹＮｃＪがきたときにその実行を再開する。

）／〕 ユ／３ 明細書の浄書（内容に変更なし） ＪＭＰ　＜１ａｂｅｌ＞　へジャンプ コ　　−　　　ド　　　　　　　　　　ラベル　　　　
　ニーモニフクＤＣＢＡ９８７６５４３２１０ ＜−−−−ｄｅｓｔ、　　−−−−＞　　１　　］　　
０　　］　　ＯＪＭＰ　　　＜ＩａｂｅＤＴＣＭＡ　Ｔ
ｅ５ｔ　ＣＯＭＡ　　　ＣＯＭＡが＜Ｃ＞に等しい場合
、＜１ａｂｅｌ＞へジャンプ。

ＣＯＭ八が＜Ｃ＞に等しくない場 合、次の命令を実行。

転送先は４の境界になければならない。

コ　　　−　　　ド　　　　　　　　　　　ラベル　　
　　　ニーモニフクＤＣＢＡ９８７６５４３２１０ ＜−−ｄｅｓｔ、　　−−＞　　＜−ｃ　　−＞　　０
　０　０　　　ＴＣＭＡ　　＜Ｃ＞　　＜１ａｂｅｌ＞
ＸＦＩＯ ｒｆｌａｇｌＪ、ｒｆｌａｇＯＪをテスト。〔（（Ｃχ
ＮＯＲｆｌａｇｌ）　　ＯＲｍ）　　ＡＮＤ　　（（ｄ
　ＸＮＯＲｆｌａｇＯ）ＯＲｎ））の場合、ジャンプ。

ｒｆｌａｇｌＪ、ｒｆｌａｇＯＪがくにｄ＞に等しい場
合、＜１ａｂｅｌ＞にジャンプ。

ｒｆｌａｇｌＪ、ｒｆｌａｇＯＪが＜Ｃｄ＞に等しくな
い場合、次の命令を実行。

このフラグ・テストはく１ｍ〉でマーク付は明細書の浄
書（内容に変更なし） ＴＢＯＵＴ 出力テーブル掲示制御信号 テーブルは１６個のｒＯＵＴＪ命令までで構成しなけれ
ばならない。

ｒＯＵＴＪ命令の１つはｒｃＯＭＢＪの内容によって選
ばれる。

転送先テーブルは１６の境界に置かなければならない。

コ　　−　　　ド　　　　　　　　　　ラベル　　　　
　ニーそニックＤＣＢＡ９８７６５．１３２１０ ＜−ｔｂｌ、−＞　００００００１０１　　　　ＴＢＯ
ＵＴ　＜ｔａｂｌｅ＞２１４の２ 明＃蕾のンナ侶（内容（ユ！ｊｌＥｅなしユされる。０
″−ｔｅｓｔ＋　”　１″−ｍａｓｋ転送先は４の境界
に置かなければならない。

２１６の３ 明細書の浄書（内容に変更なし） ＸＦ３２ ｒｆｌ、ａｇ３Ｊ、ｒｆｌａｇ２Ｊをテストする。

Ｃ（（ｃ　ＸＮＯＲｆｌａｇ３）　　ＯＲｍ）　　ＡＮ
Ｄ　　（（ｄ　ＸＮ０Ｒｆ　Ｉａｇ２）　０１１　ｎ）
　）の場合、ジャンプ。

ｒｆｌａｇ３Ｊ、ｒｆｌａｇ２Ｊが＜ｃｄ＞に等しい場
合、＜１ａｂｅｌ＞にジャンプ。

ｒｆｌａｇ３Ｊ、ｒｆｌａｇ２Ｊが＜Ｃａ＞に等しくな
い場合、次の命令を実行。

このフラグ・テスＩ・は＜ｍｎ＞でマーク何げされる。

転送先は４の境界に置かなければならない。

２】６の２ ＬＩＧＮ２ ＬＩＧＮ４ 次の４ＸＮ（Ｎは整数） 以下の命令を生成。

次の１６ＸＮｉＮは整数） 以下の命令を生成。

アドレスから アドレスから ファイル 入力ファイル 対象ファイル リスト掲示ファイル 命令フォーマツ ト ラベル・フィールド 命令フィールド ニーモニック・フィールド オペランド・フィールド コメント・フィールド 定数。

２進整数 ８進整数 １０進整数 λとン １６進整数 記号 指示、　、ＰＡＧＥ 、ＴＩＴＬＥ　　”ｓｔｒｉｎｇ” 、ＷＩＩｌｌＴＨ＜ｗｉｄｔｈ＞ 、Ｃ０ＰＹ　　＜ｆｉｌｅ　　ｎａｍｅ＞、ＥＮＤ 、ＳＥＴ　　＜ｖａｌｕｅ＞ 、ＡＳＥＣＴ ８７６５４３２１０　　ＤＣＢＡ９８７６５４３２１０
’１．　　　ＴＣＭＡ、ＴＣＭＢ、　　ＴＸＦ］、Ｏ，
ＴＸＦ３２　　ノーミが２ＬＳＢ“Ｓ・００のアドレス
へジャンプできる。

”２　　　ＴＢＯＵＴのみが４ＬＳＢ’５＝００００の
アドレスをポイントできる。これら４つのＬＳＢは ＣＯＭＢで置換される。アッセンブラはこれを理解し、
正しい境界にＧａｂｅｌ、＞を置かなければならない。

”４　　　ｃ−１＋　ＩＮＴＥＧＥＲｆｂ／４）ここで
、本発明の種々の実施例がハードウェア、ソフトウェア
あるいはマイクロコード化したファームウェアを使用で
きることを了解されたい。ここでのプロセスおよび状態
変換グイアゲラムもマイクロコード化した実施例および
ソフトウェアベース実施例のためのダイアグラムな表わ
している。接続および結合は、オーミック、直接電気的
、容量ディジタル、アナログ・インタフェース結合的、
電磁的、光学的その他任意の適当な手段であり得る。本
発明を図示実施例に関連して説明してきたが、この説明
は限定の意味で行ったつもりはない。本発明の図示実施
例ならび之／？ にその他の実施例についての種々の変更および組み合わ
せは本明細書を参照すれば当業者には明らかであろう。

したがって、本書の特許請求の範囲が本発明の範囲に入
るこのような変更あるいは実施例をカバーするものと考
える。

’ｘｔ？ 本発明には次のような実施態様がある。

（１）、第１のディジタル・データ信号を処理して処理
済みのディジタル・データ信号を発生するように作動し
、制御信号およびアドレス信号を供給するコントローラ
ならびにクロック・パルスを供給するクロック回路と一
緒に使用するデータ処理装置であって、 直列チェーン式に接続したプロセッサ回路を包含し、こ
れらプロセッサ回路の各々が、前記制御信号およびアド
レス信号の入力のために他のプロセッサ回路のデータ処
理ユニットの各々のディジタル入力部と共通に接続した
ディジタル入力部を有するデータ処理ユニットであり、
算術ロジック・ユニット、この算術ロジック・ユニット
に接続した複数のデータ記憶レジスタおよびこのデータ
記憶レジスタに接続したデータ・マルチプレクサを包含
するデータ処理ユニットと、前記第１ディジタル・デー
タ信号の並列入力のための第１セットのビット・レジス
タを包含し、また、第２セットのビット・レジスタを包
含し、これら第１、第２のセットのビット・レジスタが
個々に前記データ処理ユニットによってアクセス可能で
ある第」レジスタ・インターフェースと、第３セットの
ビット・レジスタを包含し、また、処理済みのディジタ
ル・データ信号を発生ずるための並列ディジタル出力部
を有する第４セットのビット・レジスタを有し、これら
第３、第４のセットのビット・レジスタが個別に前記デ
ータ処理ユニットによってアクセス可能となっている第
２レジスタ・インターフェースと、各プロセッサ回路の
第ルジスタ・インタフェースへ第１共通ラインによって
接続してあり、クロック・パルスに応答して前記第ルジ
スタ・インターフェースの各々の動作を選択的に順次に
付勢する第１シーケンサ回路と、 各プロセッサ回路の第２レジスタ・インタフェースへ第
２共通ラインによって接続してあり、クロック・パルス
に応答して前記第２レジスタ・インターフェースの名々
の動作を選択的に順次に付勢する第２シ〜ケンサ回路と を包含し、 前記データ処理ユニットが前記第１、第２のレジスタ・
インターフェースから独立してかつそれと協働して前記
コントローラによって作動可能とした ことを特徴とするデータ処理装置。

（２）　　第１項記載のデータ処理装置において、前記
プロセッサ回路の各々が、さらに、前記第ルジスタ・イ
ンターフェースおよび前記データ処理ユニッｊ〜に接続
してあって前記第ルジスタ・インターフェースと前記処
理ユニットの間でデータの転送を行う第１センスアンプ
と、 前記第２レジスタ・インターフェースおよび前記データ
処理ユニットに接続してあって前記第２レジスタ・イン
ターフェースと前記処理ユニッｊ・の間でデータの転送
を行う第２センスアンプとを包含することを特徴とする
データ処理装置。

（３）　　第１項記載のデータ処理装置において、さら
に、命令生成器を包含することを特徴とする２Σン データ処理装置。

（４）、　　第１項記載のデータ処理装置において、前
記第１、第２のセンスアンプが、前記レジスタ・セラＩ
・内の前記ビット・レジスタのデータ入出カラインに接
続した一対の読み出し／書き込みデータ・ラインを包含
し、前記例々のレジスタ・セット内の２つの隣り合った
ビット・レジスタのデータを同時に転送するように作動
することを特徴とするデータ処理装置。

（５）、　　第１項記載のデータ処理装置において、前
記プロセッサ回路の各々が、さらに、左／右のデータ出
力部と、 直列ちぇえんで左に位置するプロセッサ回路の左／右の
データ出力部に接続した第１の左データ入力部と、 直列チェーンで次の左に位置するプロセッサ回路の左／
右のデータ出力部に接続した第２の左データ入力部と、 直列チェーンで右に位置するプロセッサ回路の左／右の
データ出力部に接続した第１の右データ入力部と、 直列チェーンで次の右に位置するプロセッサ回路の左／
右のデータ出力部に接続した第２の右データ入力部と を包含し、 前記データ処理ユニットが、第１プロセッサ回路と、左
右いずれかの方向においてその隣と次の隣のプロセッサ
回路との間でデータの転送を行うように前記コントロー
ラで作動する ことを特徴とするデータ処理装置。

（６）、第５項記載のデータ処理装置において、前記プ
ロセッサ回路の前記第１の左データ入力部、第２の左デ
ータ入力部、第１の右データ入力部および第２の右デー
タ入力部が前記データ・マルチプレクサのいくつかに入
力部として接続しであることを特徴とするデータ処理装
置。

（７）　　第３項記載のデータ処理装置において、前記
プロセッサ回路の各々が、さらに、大域出力部を包含す
ることを特徴とするデータ処理装置。

（８）　　第７項記載のデータ処理装置において、さら
に、前記プロセッサ回路の大域出力を受けるように接続
された複数の入力部と１つの出力部とを有するワイヤ論
理和演算回路を包含することを特徴とするデータ処理装
置。

（９）　　データ処理装置の直列縦続ネットワークであ
って、前記処理装置の各々が、 直列ヂエーン式に接続された複数のプロセッサ回路であ
り、各々が、 他のプロセッサ回路のデータ処理ユニットのそれぞれの
ディジタル入力部と共通に接続されていて前記制御、ア
ドレス信号のエントりを行うディジタル入力部を有する
データ処理ユニットであって、算術ロジック・ユニット
、この算術ロジック・ユニットに接続した複数のデータ
記憶レジスタおよびこのデータ記憶レジスタに接続した
データ・マルチプレクサを包含するデータ処理ユニット
を包含する プロセッサ回路と、 前記第１デイジクル・データ信号の並列エントリのため
の第１セットのビット・レジスタを包含し、また、第２
セットのビット・レジスタを包含し、これら第１、第２
のセットのビット・レジスタが前記データ処理ユニット
によって個別にアクセス可能である第１１ノジスタ・イ
ンターフェースと、 第３セットのビット・レジスタを包含し、処理済みのデ
ィジタル・データ信号を発生ずる並列ディジタル出力部
を有する第４セットのビット・レジスタを有し、これら
第３、第４のセットのビット・レジスタが前記データ処
理ユニットによって個別にアクセス可能である第２レジ
スタ・インターフェースと、 各プロセッサ回路において第２レジスタ・インターフェ
ースに第１の共通ラインによって接続してＪ３す、クロ
ック・パルスに応答して各前記第ルジスタ・インターフ
ェースの動作を選択的に順次開始させる第１シーケンサ
回路と、各プロセッサ回路において第２レジスタ・イン
ターフェースに第２の共通ラインによって接続しており
、クロック・パルスに応答して前記第２レジスタ・イン
ターフェースのそれぞれの動作を選択的に順次開始させ
る第２シーケンサ回路とを包含し、 前記データ処理ユニットが前記第１、第２のレジスタ・
インターフェースから独立し、かつ、それと協働して前
記コントローラによって作動させることができ、 さらに、 第１の左データ入力部と、 第２の左データ入力部と、 第１の左データ出力部と、 第１の左データ入力部ど、 直列縦続ネットワークにおける隣接のプロセッサ装置の
前記第１左データ出力部に接続した第１の右データ入力
部と、 前記隣接のプロセッサ装置の前記第２左データ出力部に
接続した第２の右データ入力部と、前記隣接のプロセッ
サ装置の前記第１左データ入力部に接続した第１の右デ
ータ出力部と、２Σン 前記隣接のプロセッサ装置の前記第２左データ入力部に
接続した第２の右データ出力部とを包含し、 前記データ処理ユニットが、前記例々のデータ処理装置
プロセッサ回路の全体を均等にする多数のプロセッサ回
路を有する単一の処理装置として前記コントローラによ
って作動可能としたことを特徴とする直列縦続ネットワ
ーク。

（１０）　　第９項記載のデータ処理装置の縦続ネット
ワークにおいて、前記データ処理装置のうちの１つのデ
ータ処理装置の前記第１左データ入力部および前記２左
データ入力部がアースに接続してあり、他方のプロセッ
サ装置の前記第１右データ入力部および前記２右デ一タ
入力部がアースに接続しであることを特徴とする縦続ネ
ットワーク。

（Ｉｌｌ、第９項記載のデータ処理装置の縦続ネットワ
ークにおいて、前記第１処理装置の前記第１、第２の左
データ入力部が前記第２の処理装置の第］、第２の右デ
ータ出力部のそれぞれに接続してあり、また、前記第１
処理装置の前記第１、第２の左データ出力部が前記第２
の処理装置の第１、第２の右データ入力部のそれぞれに
接続しであることを特徴とする縦続ネットワーク。

（１，２）、線形あれい式に接続した１セットのメモリ
・セルと共に用いるための電子回路であって、前記セッ
トのメモリ・セルの対応したザブセットにそれぞれ接続
した制御ザブ回路を有し、各制御サブ回路が対応するサ
ブセットのメモリ・セルにデータを入力するように接続
しであるメモリ入力制御回路と、 前記制御ザブ回路のそれぞれに接続してあり、制御サブ
回路を連続的に付勢してメモリ・セルの連続したサブセ
ットにデータを連続的に入力するシーケンサ回路と を包含することを特徴とする電子回路。

なお、本発明を要約すると、次の通りである。

同期ベクトル・プロセッサＳＶＰ装置 （１，０２）が線形アレイに編成された複数の１ビツト
・プロセッサ要素（１５０）を有する。

プロセッサ要素は、すべて、シーケンサ、状態マシン、
または、制御回路（コントローラ）（１２８）によって
共通して制御され、並列処理装置として作動可能となる
。各プロセッサ要素（］、　５０　）は１セットの入力
レジスタ（１５４）ど、２セットのレジスタ・ファイル
（１５８，１６６）と、１セットの作業用ｌ／レジスタ
１６２）と、１ビツト完全加算器／減算器を包含する算
術ロジック・ユニット（１６４）と、１セツ）・の出力
レジスタ（］、　６８　）とを包含する。ビデオ用途で
は、各プロセッサ要素（１，５０）は、１本の水平走査
線の１つのビクセルに作動し、ビデオ信号のリアルタイ
ム・ディジタル処理を行うことができる。ＳＶＰ　（１
０２）は、個々のプロセッサ要素を使用可能としてその
いずれかの側の第１、第２の最も近いものからデータを
受は取り、そして、そこへデータを送るようにする相互
接続回路（１６０，３０８，３１，０，３１２，３２２
，３２４）を包含する。

チップレベルでは、いくつかの５ｖｐｉｉの縦続を可能
とする外部接続部が設（プられる。

２３゜

【図面の簡単な説明】

第１図は同期ベクトル・プロセッサを用いるビデオ・シ
ステムを示す。 第２図は第１図のシステムで用いられる同期ベクトル・
プロセッサをより詳しく示している。 第３図は第２図の同期ベクトル・プロセッサのｊつのプ
ロセッサ要素を示す。 第４図はデータ入力レジスタ書き込みについてのタイミ
ング図を示す。 第５図は第３図のプロセッサ要素の論理図を示す。 第６図はデータ出力レジスタ読み出しについてのタイミ
ング図を示す。 第７図は第３図のプロセッサ要素をより詳しく示してい
る。 第８図はＤＯＲ予充電回路の種々のノードでの電圧レベ
ルを示すグラフである。 第９図は第７図の実施例のための別の３トランジスタＤ
ＯＲを示す。 第１０図はＤＩＲノイズ低減回路を示す。 ２３／ 第１１図は第１０図よりも詳しくノイズ低減回路を示す
。 第１２図はＤＩＲノイズ低減回路を示す。 第１４図は第１３図の回路によって伝送されてきたデー
タを受ける方法を示す。 第１５図は伝送データを受は取る別の方法を示す。 第１６図はＤＯＲ制御回路を示す。 第１７図はＤＩＲ制御回路を示す。 第１８図はプロセッサ要素近隣相互接続状態を示す。 第１９図は大域出力の論理図を示す。 第２０図は多重ＳＶＰチップ相互接続状態を示す。 第２１図は別の多１ｓｖｐデツプ相互接続状態を示す。 第２２図はシングル命令モードのタイミング図を示す。 第２３図はダブル命令モードのタイミング図を示す。 第２４図は待機状態シングル命令モードのタイミング図
を示す。 第２５図はアイドル命令モードのタイミング図を示す。 第２６図は４つのセンスアンプを有するプロセッサ要素
を示す。 第２７　ａ、２７ｂ図は第２６図の４センスアンプ・プ
ロセッサ要素の読み出し／書き込みサイクルの一例を示
す。 第２８図はダブル・サイクル命令を用いる４ビット加算
を示す。 第２９図はＳＶＰ装置を用いる開発システムを示す。 第３０図はテレビジョン・コントローラを示す。 第３１図はＳＶＰビデオ・システムのコントローラを示
す。 第３２図は第３１図のコントローラのマスク・コントロ
ーラ部を示す。 第３３図は第３１図のコントローラの垂直タイミンク生
成器を示す。 第３４図は第３１図のコントローラの水平タイミング生
成器を示す。 第３５図は第３１図のコントローラの定数生成器部を示
す。 第３６図は第３１図のコントローラの命令生成器部を示
す。 第３７図は別の命令生成器を示す。 第３８図は別の定冴生成器を示す。 第３９図は第３８図のシーケンス・メモリの内容を例示
する。 第４０図は第３８図のループ・メモリの内容を例示する
。 第４１図は第３８図の定数生成器の流れ図を示す。 第４２図は有限インパルス応答フィルタを示す。 第４３図はライン・メモリの一例を示す。 第４４ａ図はＳＶＰレジスタ・ファイルをグラフ式に示
す。 ２″３％ 第４４ｂ図は第４４ａ図の一部の展開再編成図である。 第４５図は大域回転回路を示す。 第４６ａ、４６ｂ図は大域回転動作についての同じ流れ
図の部分である。 第４７図は信号パイプライン回路を示す。 第４８図は第４７図のラインの回路についての種々の信
号入力、出力を示す。 第４９図は第４７図のパイプライン回路を用いる信号の
流れについてのタイミング図である。 第５０図は別のパイプライン回路を示す。 第５１図は大域変数分布コントローラ回路を示す。 第５２図は補助レジスタ・セット・制御回路を示す。 第５３図はメモリ縮小制御回路を示す。 第５４図は別のＳＶＰコントローラ／ブロブロッザ・シ
ステムを示す。 第５５図はＳｖＰビデオ・テープ・レコーダ・システム
を示す。 ２？９ 第５６図１−１　Ｓ　Ｖ　Ｐベースの汎用ディジタル信
号処理システムを示す。 第５７図はＳＶＰベースのグラフィックス／イメージ処
理システムを示す。 第５８図はＳＶＰベースの視覚点検システムを示す。 第５９図はＳＶＰベースのパターン認識システムを示す
。 第６０図はスピーヂ信号を例示している。 第６１図ばＳｖＰベースのレーグ処理システムを示す。 第６２図はＳＶＰベースの映像電話システムを示す。 第６３ａ、６３ｂ図はｓｖｐベースのファクシミリ・シ
ステムを示す。 第６４図はＳＶＰベースの書類スキャナを示す。 第６５図はＳＶＰベースの確実ビデオ送信システムを示
す。 第６６図は第６５図のシステムのためのビデオ信号を例
示している。 第６７図ばＳＶＰパッケージングに適したビン・グリッ
ド・アレイ・パッケージを例示している。 図面において、１００・・・ＴＶまたはビデオ・システ
ム、１０２・・同期ベクトル・プロセッサ装置、］、　
０３・・・処理要素、１０４・・・ＣＲＴ、１、０８・
・・アナログ・ビデオ回路、１１０・・・アンテナ、１
１２・・・チューナ、１１６・・・アナログ・ディジタ
ル変換器、１２４・・・ディジタル・アナログ変換器、
１２８・・・コントローラ、１３４・・・ビデオ・テー
プ・レコーダ、１．４８・・・コミュテータ、１５０・
・・プロセッサ要素、１５４・・・データ入力レジスタ
、１５６・・・センスアンプ、１５８・・・レジスタ・
ファイル、］６４・・・算術ロジック・ユニット、１６
６・・・レジスタ・ファイル、１６７・・・読み出し／
書き込み回路、１６８・・・データ出力レジスタ、１７
４・・・コミュテータまたはシーケンサまたはリング・
カウンタ、２３２．２３６．２４０．２４４．３０５・
・・データ・セレクタ、２３４・・・作業用レジスタＭ
、５８０・・制御回路、５８８・・・コミュテータ、６
１４．６２０，６２２・・・フリップフロップ、６２８
・・・ドライバ、６６６．６６８．６７０．６７２．６
７４．６７６・・・トランジスタ、６８４・・・ＡＮＤ
ゲーデー、６８６・・・インペラ、９００・・・ソフト
ウェア・プログラム開発・テレビジョン動作エミュレー
ション・システム、９０２・・・マスク・コントローラ
、９０４・・・垂直タイミング生成器、９０６・・・水
平タイミング生成器、９０８・・・定数生成器、９１０
・・・命令生成器、９１２・・・ホストコンピュータ・
システム、９１４・・・ホストコンピュータ・インター
フェース・ロジック、９１６・・・パターン生成器、９
１８・・・データ・セレクタ、９３２・・・ハードウェ
ア・インターフェース、９３４・・・垂直タイミング生
成器、９５２・・・水平タイミング生成器、９５８・・
・非同期・同期変換ロジック、９６８・・・マルチプレ
クサ、９７６・・・イネーブル・ロジック、９８０・・
・マルチプレクサ、９８４・・づドレス・カウンタ、ン
′３と ９９０・・・プログラム・メモリ、９９４・・・リター
ン・レジスタ、１０２０・・・垂直シルケンス・カウン
タ、１ｏ２４・・・垂直シーケンス・メモリ、］０２８
・・・リピート・カウンタ、１０３０・・・垂直ループ
・カウンタ、】０３４・・・カウンタ制御ロジック、１
０４４・・・垂直ループ・メモリ、１０４８．１．０５
０．１．０５２−・制御ラッチ、１０５４・・・レジス
タ・ロード・シーケンサ、１０６２・・・水平シーケン
ス・カウンタ、１０７４・・・マルチプレクサ、１０７
８・・・ラッチ、１］２０・・・定数シーケンス・メモ
リ、１１２６・・・定数ループ・カウンタ、１１２８・
・・リピート・カウンタ、１１４２・・・ループ・メモ
リ、１２２４・・・ジャンプ・フラグ調停ロジック、１
２３４・・・命令デコーダ、１２４２・・・制御ロジッ
ク、１２４４．１２４６・・・大域回転アドレス生成器
、１２５８・・・命令プログラム・メモリ、１２７４・
・・ブレークポイント・コントローラ、１２９０．１２
９２・・・アドレス・カウンタ、１２９４・・・リピー
ト・カウンタ、】３７０・・・回転値レジスタ、１３８
０・・・レジン３ン スタ、１．４００・・・減算器−ｂ、１４３６・・・ア
ドレス・バッファ、１４４０・・・コンパレーク、１４
５０・・・オフセット・レジスタ、１４４８・・・デコ
ーダ、１４５２・・・ラッチ、１４５６・・・ドライバ
、１５８４・・・プログラム・カウンタ、１５８８・・
・リピート・カウンタ、１５９２．１５９４・・アップ
カウンタ、１６２６・・・コントローラ、１６２８・・
・ｓｖｐ装置、コロ３２．１６３４・・・オシレータ、
１７００・・・テレビジ９ン・マイクロコントローラ、
１７０２・・パーソナルコンビューク・キーバッド、＋
−７０４・・・遠隔制御ユニット、１７１２・・・ビデ
オ信号デコーダトーダブル　サイクルー− Ｆ／夕２ｈ の 入４ Ｆｉ’１．２８ 偽°（ 躯り 心 １トト 胸　ＪＪ　Ｓ　ｕＪ 出べ鷺Ｑ“ ハ へ 書（方式） １．事件の表示 平成２年特許願第２７６ １２４号′ ３、補正をする者 事件との関係

Claims (1)

1. 【特許請求の範囲】 第１のディジタル・データ信号を処理して処理済みのデ
   ィジタル・データ信号を発生するように作動し、制御信
   号およびアドレス信号を供給するコントローラならびに
   クロック・パルスを供給するクロック回路と一緒に使用
   するデータ処理装置であって、 直列チェーン式に接続したプロセッサ回路を包含し、こ
   れらプロセッサ回路の各々が、 前記制御信号およびアドレス信号の入力のために他のプ
   ロセッサ回路のデータ処理ユニットの各々のディジタル
   入力部と共通に接続したディジタル入力部を有するデー
   タ処理ユニットであり、算術ロジック・ユニット、この
   算術ロジック・ユニットに接続した複数のデータ記憶レ
   ジスタおよびこのデータ記憶レジスタに接続したデータ
   ・マルチプレクサを包含するデータ処理ユニットと、前
   記第１ディジタル・データ信号の並列入力のための第１
   セットのビット・レジスタを包含し、また、第２セット
   のビット・レジスタを包含し、これら第１、第２のセッ
   トのビット・レジスタが個々に前記データ処理ユニット
   によってアクセス可能である第１レジスタ・インターフ
   ェースと、第３セットのビット・レジスタを包含し、ま
   た、処理済みのディジタル・データ信号を発生するため
   の並列ディジタル出力部を有する第４セットのビット・
   レジスタを有し、これら第３、第４のセットのビット・
   レジスタが個別に前記データ処理ユニットによってアク
   セス可能となっている第２レジスタ・インターフェース
   と、 各プロセッサ回路の第１レジスタ・インターフェースへ
   第１共通ラインによって接続してあり、クロック・パル
   スに応答して前記第１レジスタ・インターフェースの各
   々の動作を選択的に順次に付勢する第１シーケンサ回路
   と、 各プロセッサ回路の第２レジスタ・インターフエースへ
   第２共通ラインによって接続してあり、クロック・パル
   スに応答して前記第２レジスタ・インターフェースの各
   々の動作を選択的に順次に付勢する第２シーケンサ回路
   と を包含し、 前記データ処理ユニットが前記第１、第２のレジスタ・
   インターフェースから独立してかつそれと協働して前記
   コントローラによって作動可能とした ことを特徴とするデータ処理装置。