JPS6276312A - 遅延リアルタイム多重解像度処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の背景〉 この発明は、ｆｏよりも高くはない興味のある最高周波
数をもつ所定の時間サンプルされた信号の情報成分（１
あるいはそれ以上のディメンジョン、すなわち元を有す
る）の周波数スペクトルを分析し、また／あるいはその
分析された周波数スペクトルからこのような時間信号を
合成するたゐの階層型ピラミッド信号処理技術を実行す
るのに有効なリアル・タイム多重分析（マルチレゾリュ
ージョン）信号処理装置に関する。

〈従来技術〉 本願Ｋ　’Ａ　連するアールシーニー　コーポレーショ
ンの米国特許出願第５９６８１７号Ｃ特開昭６０−３７
８１１号に対応）、発明の名称「リアル・タイム階層型
ピラミッド信号処理装置（Ｒｅａｌ　−ＴｉｍｅＨｉｅ
ｒａｒｃｈｉｃａｌ　　Ｐｙｒａｍｉｄ　Ｓｉｇｎａｌ
　　ＰｒｏｃｅｓｓｉｎｇＡｐｐａｒａｔｕｓ　）　Ｊ
の出願明細書中には、所定の時間信号の情報成分（１あ
るいはそれ以上の元を有する）の周波１文スペクトルを
遅延リアル・タイムで分析するか、あるいはその分析さ
れた周波数スペクトルからのこの時間信号に遅延リアル
・タイムで合成することのできる階層型ピラミッドを実
行するためのパイプライン構成を使用した装置が示され
ている。このようなパイプライン構成は、特に時間ビデ
オ信号によって特定されたテレビジョン・イメージの２
元空間周波数をイメージ処理するのに特に適している。

上述の出願明細書に示されている発明のそれぞれの違っ
た種類のものに従って、リアル・タイム階層型ピラミッ
ド信号処理装置は、パートのピラミッド分析器（Ｂｕｒ
ｔ　　Ｐｙｒａｍｉｄ　　ａｎａｌｙｉｅｒ）、パート
のピラミッド合成器（Ｂｕｒｔ　Ｐｙｒａｍｉｄ　、５
ｙｎｔｈｅｓｉｉｅｒ）あるいはフィルターサブトラク
ト−デシメート（ＦＳＤ　）ピラミッド分析器のいずれ
か・とじて動作する。

上述の出願明ａ書に示されて論るリアル・タイムピラミ
ッド分析器の構成は、８個（但しＮは所定の複数の整数
）の個々の縦続段からなる。同様に、上述の出願明細書
に示されて贋るリアル・タイム・ピラミッド合成器は８
個の１′国々の縦続段からなる。これらの段の各々は、
特に時間信号の情報成分が１元以上だよって特定される
とき（例えば、ビデオ信号が走査された２元テレビジョ
ン・イメージの速読するフレームを特定する８ピント会
ピクセル・サンプルの一連の流九からなるとき）、比較
的大量のデジタル・ハードウェアを使用する必要がある
。従って、前記米国特許出願明細書に示されている構成
で採用されているノ・−ドウエアの全量はかなりの量に
なる傾向がある。

「多重化リアル・タイム・ピラミッド信号処理装置（Ｍ
ｕｌｔｉｐｌｅｘｅｄ　Ｒｅａｌ　−Ｔｉｍｅ　Ｐｙｒ
ａｍｉｄＳｉｇｎａｌ　　Ｐｒｏｃｅｓｓｉｎｇ　　Ｓ
ｙｓｔｅｍ　）　Ｊという名称の米国持許出＠第’７６
８８０９号の出願明細書中には、リアル・タイム信号処
理装置を構成するのに必要とするハードウェアの量を大
幅に減少させるために時間多重化を利用した装置が示さ
れている。上述の各米国特許出願明細書にそれぞれ示さ
れているリアル・タイム・ピラミッド装置の双方に共通
する第１の特徴は、それらは時間的に完全に同期してい
る点である。こ＼で使用されている１時間的に同期して
いる１という用語は、このようなピラミッド分析器では
、一連の入力ピクセル・サンプルの流れの各ピクセル・
サンプルの発生と、分析器のいずれかの段、あるいはそ
の人力ピクセル・サンプルに相当する各ピクセル・サン
プルの分析器の任意の段の出力における発生との間に予
め定められた一定の各遅延群が存在することを意味する
。このような完全な時間同期関係はまたピラミッド分析
器のすべての段のすべての対応するピクセル自サンプル
の発生についても言える。このことは、このようなピラ
ミッド分析器への入力ビクセル・サンプルの発生と分析
されたスペクトル出力の少なくとも１つの対応するピク
セル・サンプルの発生との間に長い遅延が生ずるにもか
＼わらず、すべての対応するサンプルは、適正に動作す
るために全ピラミッドを通じて完全に（すなわち何らの
時間誤差もなく）移動しなければならないことを意味す
る。この遅延はピクセル・サンプル期間の何方もの期間
の長さになる可能性がある。

このような完全時間同期ピラミッド装置に厳しい時間の
制約があるために、大抵は予め定められた単一の動作モ
ードに制限されており、そのため、時間同期ピラミッド
装置は広い範囲にわたって任意にプログラムすることは
できなｈｏ 〈発明の概要〉 この発明は、デジタル技術を利用した遅延リアル・タイ
ム信号処理装置で組込まれる改良された処理装置（ピラ
ミッド処理装置としてプログラムされる）Ｋ関するもの
である。従来技術と同様に、改良された装置は、ｎ元（
但しｎは少なくとも１の所定の整数）の情報成分のブロ
ックを形成する連続的に生ずる時間信号サンプルを処理
する。

改良された装置は、各々が各情報成分ブロックを表わす
一連の信号サンプルからなる組のそれぞれ０４１　ｋ処
理するように、連続する時間サイクルの各々の期間中、
多重分解動作を実行する。各時間サイクルは、一連の信
号サンプルの各々の時間信号サンプル（Ｔｅｍｐｏｒａ
ｌ　　Ｓｉｇｎａｌ　　ｓａｍｐｌｅ）と少なくとも同
じ大きさのある数のサンプル期間からなる。

この発明てよる装置は、プログラム可能フィルタ論理ユ
ニットであって、このユニットに供給される第１のデジ
タル制御信号の値に従って、このユニットへの１あるい
はそれ以上のサンプルされた信号入力群の特定された選
択可能な関数を表わす１あるいはそれ以上のサンプルさ
れた信号出力からなる群を発生する上記プログラム可能
フィルタ論理ユニットと；複数のアドレス可能読出し／
書込みメモリ手段（２１４，２１６）であって、各々が
上記ｎ元の各々において別々にアドレス可能であり、ま
たこれに供給される第２のデジタル制御信号の値に従っ
て制御可能なメモリ手段と；フィルタ論理ユニットの各
出力に個々に関連する第１の群のマルチプレクサ（ＭＵ
Ｘ　）と、フィルタ論理ユニットの各入力に個々に関連
する第２の群のマルチプレクサ（ＭＵＸ　）とを含んで
贋る。こ＼でマルチプレクサは、これて供給される第３
のデジタル制御信号の値に従って、■　任意のフィ元り
論理ユニットの出力を書込み入力として、上記第１のマ
ルチプレクサ群中のそのフィルタ論理ユニットの出力に
個々に関連する１つを経て上記メモリ手段の中の少なく
とも２つのものの中の選択された１つに供給し、■　少
なくとも２個のメモリ手段の任意の１つの読出し出力を
、上記フィルタ論理ユニットの入力の選択された１つに
対して、上記第２のマルチプレクサ群中のそのフィルタ
論理ユニットに個々に関連するものに供給し、■　任意
のフィルタ論理ユニットの出力を、このフィルタ論理ユ
ニットの出力およびフィルタ論理ユニットの入力の任意
の選択された１つに個々に関連するマルチプレクサの第
１および第２の群の各々のものを５径で上記フィルタ論
理ユニットの入力の上記任意の選択さ凡た入力に直接供
給し、■　供玲された一連の外部時間信号サンプルを、
上記フィルク論理ユニットの入力の任意の選択された１
つに対して、上記第２のマルチプレクサ群中のそのフィ
ルタ論理ユニットに個々に関連する１つを経て供給する
。

この発明による装置は、さらに第１、第２、第３のデジ
タル制御信号を発生し、これらの制御信号を論理ユニッ
ト、メモリ手段、およびマルチプレクサにそれぞれに供
給するためのタイミングおよび制御手段を含んでいる。

このタイミングおよび制の手段は、各時間サイクルの各
々における上記ある数のサンプル期間の各１つの間に上
記第１、第２、第３のデジタル制御信号の各位を決定す
るための１ドレス可能命令メモリ手段を含んでいる。

この発明は、いわゆる“スマート“テレビジョン・カメ
ラにおける”減少されたデータ１イメージの処理に使用
するのに持に適している。このよりな１スマート”テレ
ビジョン・カメラは、監視装置、ロボット装置等で有効
であり、この場合、カメラはしばしばコンピュータと協
働する。このようなコンピュータは、得られたカメラの
データのすべてを処理するのに必要なデータの流れの割
合分取扱うことができないので、しばしばカメラのイメ
ージ・データは減少されたものであることが必要になる
。しかしながら、この発明は、標準テレビジョン・ビデ
オ信号（例えばＮＴＳＣビデオ信号）′に、おける非減
少イメージ・データのすべてを取扱うことができるよう
に構成することもできる。

く好ましい実施例の説明〉 以下、図を参照しつ＼この発明？説明する。

この発明に関する以下の説明では、説明の都合上、この
発明の多重分解能処理装置は、この特定の装置が構成さ
れてｈる第１図の特定の信号処理装置に組込まれている
ものと仮定する。しかしながら、この特定の処理装置は
必須のものではなく、この発明の多重分解能処理装置は
、説明のためにのみ第１図に示した信号処理装置と多く
の点で異なる池の形式の信号処理装置にも組込むことが
できることは言う迄もなめ。

第１図の装置は、ピラミッド演算を実行するのに特に適
した、従ってピラミッド処理装置１００と示された、こ
の発明を実施した多重分析処理装置からなる。しかしな
がら、装置１００はピラミッド処理に加えて他の形式の
多重分析処理を実行するのにも有効であることは言う迄
もない。第１図の装置は、さらに３個の外部フレーム記
憶部１０２、外部計算論理ユニツ）（ＡＬＵ）兼マルチ
プレクサ１０４、および外部アナログ・プロセッサ１０
６ヲ含んでいる。第１図の信号処理装置のすべての外部
素子１０２．１０４．１０６は市販されている装置から
なる。

アナログ・プロセッサ１０６は、テレビジョン・カメラ
１０８６るいは他の任意のアナログ・ビデオ信号源から
接続線１１０を経てこれに人力として供給されたアナロ
グ・ビデオ信号（例えばＮＴＳＣビデオ信号）に応答す
る。アナログ・プロセッサ１００は、１ｏＭｉ−ｉｚツ
クック信号発生器、および接続線ｕＯを経てアナログ・
プロセッサ１０６に入力として供給されたアナログ・ビ
デオ信号中に含まれる各連続する垂直リセット信号ｃ以
下ＶＲと称す）の発生を検出するための手段を含んでｂ
る。１０　ＭＨｚのタロツクおよびＶ１Ｌ信号は接続線
１１１を経てマルチプレクサ１０４および３個のフレー
ム記憶部１０２　Ｋ制御入力として送られる。さらに、
プログラム制御信号が中央処理ユニッ）　（ＣＰＵ　）
あるいは他のプログラム源から多重バス１１２を経て各
外部素子１０２．１０４．１０６に送られる。第１図に
示すように、この発明を実施したピラミッド処理装置１
００は多重バス１１２を経て随時プログラム制御信号？
受信することもできる。

素子１０２の３個のフレーム記憶部の各々は、ビデオ信
号のデジタル的にサンプルされたイメージφフレーム中
のすべてのピクセル農サンプルの各位を記憶するための
ランダム・アクセス・メモリ（ＲＡＭ　）を含んでいる
。さらに、フレーム記憶部１０２の１つは、接続線１１
１を経てこれに供給されル１０ＭＨ２のタロツクおよび
ＶＲｌおよび多重バス１１２を経てこれに供給されるプ
ログラム制御信号に応答して、複数のタイミングおよび
制御信号（引出された５　ＭＨｚのタロツクを含む）を
引出すためのタイミングおよび制御手段を含むマスク・
フレーム記憶部となってｂる。素子１０２の他の２個の
フレーム記憶部は、マスク・フレーム記憶部（これらも
また接続線１１１を経てＶＲおよびＩＯＭＨｚタロツク
が供給される）からのタイミングおよび制御信号によっ
て制御される従属記憶部として動作する。

マスク・フレーム記憶部は、引出された５ＭＨ２のタロ
ツクを含むタイミングおよび制御信号を接続線１１３を
経てマルチプレクサ１０４に供給し、またタイミングお
よび制御信号を接続線１１４を経てアナログ・プロセッ
サ１０６に襖絵する。

アナログ・プロセッサ１０６はさらに、ｌＯＭＨｚのピ
クセルのクロック周波数で接続線１１０を経てこれに供
給されたアナログ・ビデオ信号をサンプリングし、８ビ
ツトの２進値として各ピクセル・サンプルの各レベル値
を表わすアナログ−デジタル（Ａ／Ｄ　）変換器を含ん
でいる。アナログ・プロセッサ１０６から得られたデジ
タル・ビデオ信号は接続線１１６ヲ経て幾つかのデジタ
ル・ビデオ信号入力の特定の１つとしてマルチプレクサ
１０４に供給される。アナログ・プロセッサ１０６から
のＩＯＭＨ２のサンプルされたビデオ信号は素子１０４
のＡＬＵにおいて、５ＭＨｚでサブサンプルされる。マ
ルチプレクサ１０４は、多重パス１１２を経てこれに供
給されたプログラム制御情報に従って、複数のビデオ出
力の任意のものを複数のビデオ入力の任意のものに選択
的に相互結合し、相互結合されたビデオ入力は直接に、
ある贋は素子１０４のＡＬＵによって処理された後、そ
の選択されたビデオ出力だ送られる。ＡＬＵ　Ｋよる特
定の処理はまた多重バス１１２を経て供給されるプログ
ラム制御情報によって決定される。

さらに詳しく言えば、接続線１１６を経てマルチプレク
サ１０４に供給されるビデオ信号は、■接続線１１８を
経て３個のフレーム記憶部１０２の第１のものに選択的
に送られ、■接続部１２０を経て３個のフレーム記憶部
１０２の第２のものに選択的に送られ、○接続Ｍ　１２
２　Ｔｈ経て３個のフレーム記憶部の第３のもの、およ
びピラミッド処理装置１００に２個のビデオ入力の第１
のものとして選択的に送られ、■接続部１２４を経て２
個のビデオ入力の第２のものとしてピラミッド処理装置
１００に選択的に送られ、■接続線１２６を経てプロセ
ッサ１０６の入力として選択的に送られる。プロセッサ
エ０６は、接続線１２６を経てこれに供給されたデジタ
ル・ビデオ人力企ビデオ・アナログ出力に変換し、これ
を接続線１３０を経てテレビジョン・モニタ１２８する
いは他の任意の形式のビデオ信号利用装置に供給するデ
ジタル−アナログ（Ｄ／Ａ）変換器を含んで贋る。

さらに、３個のフレーム記障邪の第１のものから読出さ
れたビデオ信号は、接続線１３２を経てマルチプレクサ
１０４にビデオ入力として供給され、３個のフレーム記
憶部１０２の第２のものから読出されたビデオ信号は接
続線１３４を経てマルチプレクサ１０４にビデオ入力と
して供給され、３個のフレーム記憶部の第３のものから
読出されたビデオ信号は接続線１３６を経てマルチプレ
クサ１０４に入力として供給され、ピラミッド処理装置
１００からのビデオ出力は接続線１３８を経てマルチプ
レクサ１０４にビデオ入力として供給される。

さらに、タイミングおよび制御手段を含むマスク・フレ
ーム記憶Ｗ　１０２は接続線１４０を経てピラミッド処
理装置１００　Ｋタイミングおよびビデオ制御信号を供
給する。

この発明を実施したピラミッド処理装置１００の好まし
い実施例のブロック図が第２図に示されている。第２図
に示すように、接続線１４０を経てピラミッド処理装置
に供給されたタイミングおよびビデオ制御信号は、５　
ＭＨｚのピクセル・クロックド、フィールドＯ／１制御
信号（インタレースＮＴＳＣビデオ信号の現在のフィー
ルドがインタレース・テレビジョン・フレームの第１フ
イールドであるか、あるいはインクレースｅテレビジョ
ン・フレームの第２フイールドであるかを表わす）、垂
直ブランキング信号、およびいわゆるＥブランキング信
号ＥＢ（ビデオ信号の水走査線周波数で、ビデオ信号中
に含まれる水平同期信号の発生の予め定められた一定時
間前に発生する移相された水平同期信号）からなる。

ピラミッド処理装置１００は４個の主成分から在ると考
えることができる。４個の主成分のうちの第１のものは
フィルタ論理ユニット２００である。

フィルタ論理ユニッ）　２００は、後程詳細に説明する
第３図に示す構造をもった１あるいはそれ以上のフィル
タ論理ユニットからなる。第２図に示すように、フィル
タ論理ユニット２００は、制御人力２０２、ピクセル・
クロック入力２０４、第１のビデオ入力ＩＮ　ｌ、第２
のビデオ入力ＩＮ　２、第１のビデオ出力ＯＵＴ　ｌ、
および第２のビデオ出力０ＵＴ２を含んでいる。ピラミ
ッド処理装置１００の第２の主成分は４個の各マルチプ
レクサ（ＭＵＸ　）　２０６．２０８．２１０．２１２
の群からなる。図示のように、各ＭＵＸ　２０６．２０
８．２１０．２１２の各々は、フィルタ論理ユニット２
００のビデオ入力あるいハヒテオ出力の別々のものにそ
れぞれ関連している。特に、ＭＵＸ　２０６からの出力
は第１のビデオ入力としてＩＮ　ｌに供給され、ＭＵＸ
　２０８からの出力は第２のビデオ入力としてＩＮ　２
に供給され、第２のビデオ出力ＯＵＴ　２はＭＵＸ２１
０に入力として供給され、第１のビデオ出力ＯＵＴ　ｌ
はＭＵＸ　２１２に入力として供給される。

ピラミッド処理装置１００の第３の主成分は、第１のラ
ンダム・アクセス・メモリ（ＲＡＭ　ｌ　）　２１４、
および第２のランダム・アクセス・メモリ（ＲＡＭ２　
）　２１６を含むメモリ手段からなる。メモリ手段は、
ピラミッド処理期間中に生ずるビデオ信号の一時記憶を
行なうために使用される。図示のように、第１のＲＡＭ
２１４はＭＵＸ　２１０あるいはＭＵＸ　２１２のいず
れかからその書込み入力に受信し、あるいはビデオ信号
バス２１８を経てＭＵＸ　２０６あるいＩｉＭＵＸ　２
０１３にその読出し出力を供給する。第２のＲＡＭ　２
１６は、ＭＵＸ　２１０あるいはＭ［ＪＸ　２１２のい
ずれかからそれに供給される書込み入力と、ビデオ信号
バス２２０に経てＭＵＸ２０６あるいはＭＵＸ　２０８
のいずれかに供給される読出し出力をもっている。第２
図に示すように、バス２１８．２２０の各々は８ビツト
◆バスで、これは一時に１個唯の８ビツト・デジタル・
ビデオ信号を取扱うことができる。１６ビツトφバスで
あるバス２２２は、２個の８ビツト、デジタル・ビデオ
信号のいずれがをＭＵＸ　２ｏ６ある’−ｑ　ハＭＵＸ
　２ｏａのいずれかへの入力としてピラミッド処理装置
（第１図）に供給すると、とができる。

従って、ピラミッド処理装置１００への２個の８ビツト
・ビデオ入力の第１のものがＭＵＸ　２０６　Ｋ入力と
して供給されると、２個のビデオ入力の他のものはＭＵ
Ｘ　２０８に入力として同時に供給されることもあれば
、供給されないこともある。同様に、ピラミッド処理装
置への２個の８ビツト・ビデオ信号入力の第２のものが
ＭＵＸ　２０６に入力として供給されると、これら２個
のビデオ入力の第１のものはＭＵＸ　２０８に入力とし
て同時に供給されることもあれば供給されないこともあ
る。８ビツト・ビデオ・バス２２４はＭＵＸ　２１０か
らのビデオ出力、あるいは代シにＭＵＸ　２１２からの
ビデオ出力のいずれかを、第２図のプログラム可能遅延
手段２２８を通してピラミッド処理装置１００　（ｉ　
１図）の８ビツト・ビデオ出力バス２２６に一度に供給
することができる。

第２図のブロック図の残りの部分から々るピラミッド処
理装置１００の第４の主成分は、連続するピクセル・サ
ンプル期間の各々の期間中に所望のピラミッド処理機能
を実行するために、ピラミッド処理装置１００の最初の
３個の主ユニット（上述のユニット）の各々の動作をプ
ログラムするためのタイミングおよび制御ユニットであ
る。

ピラミッド処理装置１００のタイミングおよび制御ユニ
ットは命令メモリ２３０からなり、これはアドレス・カ
ウンタ２３１からの出力に従ってアドレス可能であり、
この出力は１１ビツト・アドレス・バス２３２ヲ経て命
令メモリ２３０へ入力として供給される。あるいは、命
令メモリ２３０はランダム・アクセス・メモリ（ＲＡＭ
　）あるいはプログラム可能読出し専用メモリＣＰＲＯ
Ｍ）であってもよい。アドレス舎カウンタ２３１は１２
ビツト・カウンタ（計数容量は２１２）であるが、下位
の１１ビツト・アドレスのみが使用される。

命令メモリ２３０がＲＡＭである場合は、ＣＰＵからの
命令群が多重バス（第１図）よりＣＰＵインタフェース
２３４を経て命令メモリ２３０にローデイングされる。

ＣＰＵ　２３４は多重バス１１２を経て供給された情報
を解読して整列させ、それによって命令メモＩＪ　ＲＡ
Ｍ　２３０用の適正な制御信号、アドレス信号、および
命令データ信号を引出す。制御信号はアドレス・カウン
タ２３１に人力として供給されたリセット信号、読出し
／書込み（Ｒ／Ｗ）信号、命令メモリ２３０に入力とし
て供給されるチップ選択（Ｃ８）は号、およびアドレス
・カウンタ２３１および命令、屏読手段２３８の双方に
入力として供給される禁止信号と含んでいる。ＣＰＵ２
３４からのアドレス情報は１１ビツト・アドレス・バス
２３２およびＣ８接続線を経て命令メモリ２３０に供給
され、命令コード自体はＣＰＵインタフェース２３４か
ら１６ビツト・データ・バス２３６を経て命令メモリ２
３０に供給される。

このようだして、ＲＡ、Ｍの形式の命令メモリ２３０は
適正な命令コード群洗よってローディングされ、各命令
コードは適正々アドレスに配置される。

命令メモリ２３０がＲＡＭではな（ＦＲＯＭであれば、
ＰＲ，ＯＭは命令の固定された記憶部として使用される
ので、それからの各出力を含むＣＰＵインタフェース２
３４は必要でない。第２図でＣＰＵインタフェース２３
４　カ１ｎ；随時（オプショナル）ｎと示されているの
はこの理由による。しかしながら、ＦＲＯＭの場合は、
開始回路（図示せず）をアドレス・カウンタ２３１に初
期アドレスを挿入するために使用することができ、ある
いは初期アドレスはＰＲＯＭ中に記憶された幾つかのプ
ログラムから１つを選択することができる。

命令解読手段２３８、ラッチ２４０、サイクル−タイマ
２４２、およびループ・カウンタ２４４が命令メモリ２
３０およびアドレス・カウンタ２３ｍト協働する。さら
に詳しく言えば、１６ビツト・データ・バス２３６の４
ビツトは命令解読手段２３８に供給され、１６ビツト・
データーバス２３６の高々１２ビツトがアドレスｅカウ
ンタ２３１、ラッチ２４０、サイクル−タイマ２４２、
ループ・カウンタ２４４に供給される。

特ニ、アドレス・カウンタ２３’ｌｉｄ、データ・バス
２３６を経て新しい１２ビツト・アドレスでローディグ
されるジャム（ｊａｍ）であってもよい。

命令解読手段２３８には３個のビデオ制御およびタイミ
ング信号フィールド０７　ｌ、ＶＢおよびＥＢが供給さ
れる。一方、ピクセル・クロック・ビデオ制御およびタ
イミング信号は直接あるＡは反転されたＵ−ｃアドレス
・カウンタ２３１、命令解読手段２３８、およびサイク
ル・タイマ２４２に供給される。

命令メモリ２３０、アドレス・カウンタ２３１、命令解
読手段２３８、ラッチ２４０、サイクル・タイマ２４２
、およびループ・カウンタ２４４が互いに協働する態様
については以下に説明する。命令メモリ２３０から読出
された１６ビツト命令コードの４側の４ビツトは命令解
読手段２３８に供給される。４ビツトは１６通シの異な
る可能なりラスを特定することができる。各連続するピ
クセル働クロック期間中に命令メモリ２３０から読出さ
れた連続する命令コードは、マイタロプロセッサープロ
グラム学カウンタにはソ等価なアドレス・カウンタ２３
１によって特定される。アドレス−カウンタ２３１は、
通常、各命令サイクル期間中（ピクセル・クロック期間
）、１カウントづつ増加し、連続的順序で命令を読出す
ために連続的に歩進する。しかしながら、アドレス−カ
ウンタ２３１は、命令コードの下位の１２ビツトに等し
い新しいアドレスをアドレス・カウンタ２３１に押込み
（ジャム）ローディングすることによって指定された新
しいアドレスにジャンプさせられる。

イメージ処理はダイナミック動作であり、１ピクセル・
クロック・サイクル中で使用される命令および／−！た
け他のデータは次のピクセル・クロック・サイクル期間
中に使用される。しかしながら、何らかの理由で待つこ
と（例えば、ある期待される事項が生ずるまで待つ）が
好都合である場合が生ずる。このような場合のためにサ
イクル・タイマ２４２が設けられている。サイクル・タ
イマ２４２は命令の下位８ビツトで押込みローディング
されるカウンタである。サイクル・タイマーカウンタハ
各ビクセル番クロック・サイクルで１カウント増加し、
最終的には計数２５６が記録されたとキ停止する。サイ
クル・タイマ２４２が停止すると、ループ・カウンタ２
４４からの１タイマ１出力を経て命令解読手段２３８に
フラッグ信号を供給し、それによってフラッグ信号に応
答して命令解読手段２３８によって行なわれる動作を、
そのとき命令メモリ２３０から読出されつ〜ある特定の
命令に依存する態様で上記フラッグ信号に応答して実行
させる。

イメージ処理に対する通常の制御はループ・カウンタ２
４４で行なわれる。カウンタ２４４はイメージ処理が行
なわれる期間中に生ずるある事項の記録を保持する。ル
ープ・カウンタ２４４は最初命令の下位の８ビツトで押
込みローディングされ、その後それぞれの事項が生ずる
毎に増加される。カウンタ２４４は命令解読手段２３８
からの”クロック１ａパルス入力によって増加される。

解読手段２３８はそこで解読される命令のある形式に応
答して”タロツクｌ　”ハルスを発生する。ループ・カ
ウンタ２４４が計数２５６を記録することによって停止
すると、それはループ・カウンタ２４４から９カウンタ
”出力を経て命令解読手段２３８へフラッグ信号を供給
する。そのフラッグ信号に対する解読手段２３８の応答
は、解読手段２３８および処理装置の残りのものによっ
てその後に行なわれる動作に影響を与える。

ランチ２４０、サイクル・タイマ２４２、ループ・カウ
ンタ２４４、およびアドレス−カウンタ２３１の押込み
ローディングは命令解読手段２３８からのＬｌ、Ｌ２、
Ｌ３、Ｌ４によって制御される。さらて詳しく言えば、
そのときデータ・バス２３６上だ存在する下位ノ１２ビ
ットは、命令解読手段２３８からのＬ１出力の発生に応
答してランチ２４０に押込みローディングされ、また命
令解読手段２３８からの出力Ｌ４の発生に応答してアド
レス・カウンタ２３１に押込みローディングされる。そ
のときデータ・バス２３６上に存在する下位の８ビツト
は命令解読手段２３８からのＬ２出力の存在に応答して
サイクル・タイマ２４２にローディングされ、また命令
解読手段２３８からの出力Ｌ３の発生に応答してループ
・カウンタ２４４に押込みローディングされる。

バス２４６上のランチ２４０から現われる１２ビツトは
４個のアドレスΦビットと８個のデータ・ビットからな
る。バス２４６上のすべての１２ビツトはフィルタ論理
ユニツ）　２００の制御入力２０２に供給される。さら
にバス２４６上の４個のアドレス・ビットは”　３−８
　（３ｔｏ８）”デコーダ２４８に入力として供給され
る。これらの４ピツトのうちの１つはデコーダ２４８の
付勢を制御するために使用され、残る３アドレス・ビッ
トは８個の可能な付勢制御信号に解読される。しかしな
がら、実際には８個の可能な付勢制御信号のうちの５個
のみが使用される。特にバス２４９上のデコーダ２４８
からの使用される５個の付勢制御信号の個々のものはラ
ッチ２５０．２５２．２５４．２５６、および２５８に
それぞれ供給される。バス２４６上の８個のデー・ター
ビットはラッチ２５０．２５２．２５４．２５６、およ
び２５８のすべてに供給される。付勢されたこれらのラ
ッチ２５０．２５２．２５４．２５６、および２５８の
任意のものに応答して、そのときデータ・バス２４６上
に存在する８ビツト・データはそこに記録される。ラッ
チ２５ｏ　ＶＣ記ｆｊ、すｈｆｃテ−タハ、４個（Ｚ）
ＭＵＸ２０６．２０８．２１０．２１２の群の１ある論
はそれ以上のもの＼選択的動作を制御するために使用さ
れる。ラッチ２５２中のデータは、ＮＡＮＤゲート２６
０および２６２、スイッチＳ１およびＳ２、およびスイ
ッチＳ３およびＳ４を選択的に付勢するために使用され
る。ラッチ２５４中のデータは第１のＲＡＭの列カウン
タ２６４および行カウンタ２６６を選択的にリセットし
、また第２ＯＲ，ＡＭの列カウンタ２６８および行カウ
ンタ２７０を選択的にリセットするために使用される。

ラッチ２５６に記録されたデータは、第１のＲＡＭ２１
４をその列および行カウンタ２６４およヒ２．６６　ト
共だ選択的に付勢するために使用され、また第２のＲＡ
Ｍ　２１６をその列および行カウンタ２６８お、ｌ：　
ヒ２７０と共に選択的に付勢するために使用される。ラ
ッチ２５８に記録されたデータはプログラム可能遅延２
２８によって挿入された遅延蚤を選択的にプログラムす
るために使用される。列および行カウンタ２６４および
２６６は第１のＲＡＭ２１４をアドレスするために使用
され、列および行カウンタ２６８および２’７０は第２
のＲＡＭ２１６をアドレスするために使用される。

命令解読手段２３８は命令群によって決定された行うロ
ック周波数で行うロックを供給する。この行うロック周
波数はビデオ信号の走査線周波数であってもよ層し、あ
るいはプログラムに依存する幾らかの他の周波数であっ
てもよい。（前者は説明の目的のために仮定されたもの
である）。行うロック周波数は１÷２”回路２７２で２
分の１に分間される。同様にピクセル・クロックば１÷
２１１回路２７４によってその周波数が２分の１に分周
される。スイッチＳ１およびＳ３の状態によシ、元の周
波数あるいはその２分の１の周波数のいずれかの行うロ
ックは、行カウンタ２６６および２７０にクロック入力
として供給される。同様にスイッチＳ２およびＳ４の状
態によって、元の周波数あるいは２分の１の周波数のピ
クセル・クロックは列カウンタ２６４．２６８にクロッ
ク入力として供給される。遅延手段２ワ４に二って位相
遅延を受けたビクセル・クロックから々る書込みサイク
ル・クロックは、ＮＡＮＤゲート２６０が付勢されたと
き第１のＲＡＭ　２１４のＲ／Ｗ入力に供給され、ＮＡ
ＮＤゲート２６２が付勢されたとき第２のＲＡＭ　２１
６のＲ，／Ｗ大入力供給される。

第３　図ハ、フィルタ論理ユニット働モジュールの構成
を若干簡略化した形で示したブロック図である。第３図
には構造的には示されていないが、フィルタ論理ユニツ
）　２０００制御人力２０２に供給された４個のアドレ
ス・ビットと８個のデータ・ピットは適当に解読されて
フィルタ論理ユニット・モジュール中に存在するラッチ
Ｃ図示せず）に記碌される。さらに、構成されたフィル
タ論理ユニットは、アドレス可能読出し専用メモリ（［
ＯＭ）およびプログラム可能パイプライン・レジスタの
形式のルックアップ拳テーブルを含む他のプログラム可
能手段を含んでいた。ｈずれの場合も、複数の制御信号
（第３図にＣで示す）が引出される。

これらの制御信号は、ｍｘｍタップの２−Ｄデジタル・
フィルタ３００　（ｍは複数の整数で、好ましくは少な
くとも５の値を持つ）に入力として供給される制御信号
を含んでいる。構成されたピラミッド・プロセッサ中で
使用されるＱ−Ｄデジタル−フィルタは、入力重み付は
水平デジタル・フィルタが後続する出力重み付は垂直フ
ィルタからなる分離可能なフィルタであった。第３図だ
示すように、バス３０２に経てデジタル・フィルタ３０
０に供給される制御信号Ｃは、２−Ｄデジタル・フィル
タ３０ｏ　ノ垂直および水平成分フィルタの核（カーネ
ル）重み付は関数に対する遅延制御を与え、且ツｍ　ｘ
　ｍ　７”ログラム可能係数を与えるために使用される
。

フィルタ論理ユニット・モジュールのＩＮＩへのビデオ
入力はＭＵＸ　３０４に１入カとして供給され、＋１ゼ
ロ・ワード１発生器３０６の出力はＭ［ＪＸ　３０４に
第２の入力として供給される。ＭＵＸ　３０４に供給さ
れた入力信号Ｃは、その第１および第２の入力のどちら
がＭＵＸ　３０４の出力に送られて、デジタル・フィル
タ３００へのフィルタ入力を構成するかを決定する。

周知のように、出力重み付は垂直デジタル・フィルタは
、フィルタの入力ビクセル流を選択された大きさだけ遅
延させるためのプログラム可能長さ遅延手段（例えばシ
フト・レジスタ）ヲ含ンテいる。説明の都合上、この選
択された遅延の大きさは水平走査線期間Ｈの少なくとも
（ｍ−１）倍、すなわち（ｍ−１）Ｈであると仮定する
。これはｍ本の連続する走査線中の対応する垂直に配列
されたビクセルは互いに時間的に一致して得られ、その
後、垂直フィルタの核重み付は関数の各ｍ個の係数によ
って逓倍され、その後加算されるようにするためである
。このような出力重み付はデジタル垂直フィルタの構成
のブロック図は前述の特開昭６０−３７８１１号の明細
書および図面建水されている。この発明は、フィルタ３
００へのフィルタ入力ビクセル流を水平走査線期間Ｈの
選択可能な予め定められた数だけ遅延させるために、２
−］）デジタル・フィルタ３００の垂直フィルタ部分中
に既に存在する遅延手段を利用している。ハードウェア
を節約して遅延フィルタ入力を得るために（従って、こ
れは望ましいが）、２−ｆ）デジタル・フィルタ３００
の垂直フィルタ部分の遅延手段を採用しているが、これ
以外て遅延フィルタ入力を２−Ｄデジタル・フィルタ３
００の部分ではな層遅延手段によって引出すこともでき
る。

前述の特開昭６０−３７８１１号公報に示されているパ
ートのピラミッドおよびＦＳＤピラミッドを構成するた
めに使用される低域通過フィルタ中で使用される核重み
付は関数は、空間的に局在化され、且つ対称になって層
る。核重み付は関数の係数を与える相対値は、いわゆる
１等しい貢献度匠を与えるように選択されている。この
理由により、各元におけるタップｍの故は見掛は上常に
奇数（例えば、５）である。特に、遅延されたフィルタ
入力によって与えられる遅延期間は、第１の値（ｍ−１
）Ｈ／２と第２の値（ｍ−１）Ｈとの間の遅延制御信号
に従って選択できる。従って、ｍが５に等しいと仮定す
ると、遅延期間はデジタル・フィルタ３００に供給され
た遅延制御信号のプログラムに従って２本の水平走査線
期間あるいは４本の水平走査線期間のいずれかになる。

ＭＵＸ　３０８は、第１の入力としてこれに供給される
第２のビデオ入力信号ＩＮ　２を有し、また第２の入力
としてこれに供給されるデジタル・フィルタ３００から
引出された遅延されたフィルタ入力を有している。ＭＵ
Ｘ　３０８に供給された制御信号のプログラムされた値
に従って、ＭＵＸ　３０８への第１人力あるいは第２人
力のいずれかがその出力に送られる。ＭＵＸ　３０８か
らの出力は遅延手段３１０によって（ｒｎ−１）　／　
２ピクセル期間だけ遅延されてＭＵＸ３１２へ第１人力
として、またＡＬＵ　３１４に第１人力として供給され
る。デジタル・フィルタ３００からの濾波された出力は
ＡＬＵ　３１４に第２人力として供給され、また第３図
に示すフィルタ論理ユニット・モジュールのＯＵＴ　ｌ
端子に供給される。第３図に示すように、ｍｘｍタップ
２−］）デジタル・フィルタ３００は、理想的には、濾
波された出力流とフィルタ入力流の対応するピクセル間
に（ｍ−１）Ｉ（／　２＋（ｒｎ−１）／２に等しい遅
延を導入する。実際には、この遅延は分離可能な垂直お
よび水平フィルタのパイプライン効果によって僅かに長
くなる可能性がある。従って、ｍ　＝　５と仮定すると
、理想的な遅延は２水平走査線期間と２ビクセル期間の
合計値になる。ＡＬＵ　３１４の出力はＭＵＸ　３１２
に第２の入力として供給される。

ＡＬＱ　３１４　Ｋ供給される制御信号のプログラムさ
れた値に従って、ＡＬＵ　３ｍ４は加算器として動作し
て、その第１および第２の入力に時間的に一致して供給
された各ピクセル値の合計に等しいピクセル値をその出
力に発生し、あるいは減算器として動作して、時間的に
一致してその第１の入力に供給されたピクセル値から第
２の入力に供給されたピクセル値を減算したピクセル値
に等しいピクセル値をその出力に発生する。ＭＵＸ　３
１２は、それに供給された制御信号のプログラムされた
値に従って、その第１人力あるいは第２人力のいずれか
を第３図に示すフィルタ論理ユニット・モジュールのＯ
ＵＴ　２に送る。

第４ａ、　４ｂ、４０図はそれぞれ１個あるいは２個の
第３図に示すフィルタ論理ユニット・モジュールからな
るフィルタ論理ユニット２００が、いカニシてパートの
ピラミッド分析器段、ＦＳＤピラミッド分析器段、ある
贋はピラミッド合成器段として動作するようにプログラ
ムされるかを示している。

ａＥ４ａ、４ｂ、４０図で使用されている入力および出
力信号を表わすために採用されている用語は前述の特開
昭６０−３’７８１１号公報中で採用されてＡる用語と
一致している。

さらに詳しく言えば、上述の特開昭６０−３’７８１１
号公報に示されているように、パートのピラミッド分析
器、ＦＳＤピラミッド分析器、あるいはピラミッド合成
器は、場合場合で８段（Ｎは複数の整数）からなる。パ
ートあるｂはＦＳＤピラミッド分析段の段Ｋ（Ｋは１と
Ｎとの間の１直）へのガウシアン（Ｇａｕｓｓ　ｉ　ａ
ｎ　）入力信号はＧＫ−１と示されておシ、パートある
いはＦＳＤピラミッド分析器段の段Ｋからの出力ガウシ
アン信号は虫と示され、パートあるいはＦ”ＳＤピラミ
ッド分析器段の段Ｋからのラプラシアン（Ｌａｐｌａｃ
ｉａｎ　）出カイ言号はＬＫ−１と示されている。

ピラミッド分析器の段にへのガウシアン入力信号はＧＫ
と示され、ピラミッド合成器の段にへのラプラシアン入
力信号はＬＫ−１と示され、ピラミッド合成器の段Ｋか
らのガウシアン出方信号ハ、ＧＫ−１と示されている。

第４３．４ｂ、４０図の各人力理ユニット２００への入
力信号を構成し、１Ｘ４ａ、　４ｂ。

４０図の各出力信号ＧＫ、ＬＫ−１、ＧＫ−１は第２図
のフィルタ論理ユニット２００からの出力信号を構成し
ている。

第４ａ図に示すようだ、パートのピラミッド分析器段に
は２個の第３図のフィルタ論理ユニット・モジュール４
００−１ａおよび４００−２ａからなる。

ＧＫ−１人力信号はモジュール４００−１ａのＩＮＩに
供給される。モジュール４００−１ａの０ＵＴ１カラ引
出されたＧｒ＜出力信号は、モジュール４００−２３の
ＩＮ　ｌへ入力として直接伝送される。モジュール４０
０−１３のＯＵＴ　２の出力はモジュール４００−２ａ
のＩＮ　２に人力として直接伝送される。ＬＫ−１出カ
はモジュール４００−２３のＯＵＴ　２から引出される
。

第４ａ図に示すようえ、モジュール４００−１ａ、　４
００−２ａの各々の素子３００．３０４．３０８．３１
２、および３１４は互贋に別々にプログラムされる。モ
ジュー　ル４００−１８の場合は、ＭＵＸ　３０４は、
その第１の入力に供給された各々のすべてのＧＫピク七
ルをフィルタ３００のフィルタ入力に伝送するようにプ
ログラムされる。モジュール４００−２３の場合は、Ｍ
ＵＸ　３０４はその第１の入力と第２の入力との間で交
互に切換えられるようにプログラムされ、それによって
、その人力に供給されたＧＫピクセルの１つおきのもの
のみをフィルタ３００のフィルタ入力に伝送し、一方フ
ィルタ３００のフィルタ入力においてＧＫピクセルの１
つおきのものの代りにゼロ値ヒクセルを使用する。モジ
ュール４００−１ａノＭＵＸ　３０８はその遅延手段３
１０に遅延されたフィルタ入力を伝送するようにプログ
ラムされ、一方モジューＡｚ　４００−２３のＭ［ＪＸ
　３０８はＩＮ　２人力をその遅延手段３１０に伝送す
るようにプログラムされる。

モジュール４００−１ａのフィルタ３００の遅延制御は
（ｍ−１）Ｈの遅延（仮定された例では４水平走査線期
間）の遅延を与えるようにプログラムされ、モジュール
４００−ｐ、ａのフィルタ３００の遅延制御のプログラ
ムは、遅延フィルタ入力がモジュール４Ｑ：１−２３で
利用されないので重要ではない。モジュ−／ｌ／　４０
０−１ａのＭＵＸ　３１２はその遅延手段３１０の出力
をその０ＵＴ２に伝送するようにプログラムされており
、一方モジュール４００−２ａのＭＵＸ　３１２はＡＬ
Ｕ３１４の出力をそのＯＵＴ　２に伝送するようにプロ
グラムされる。モジュール４００−１ａのＡＬＵのプロ
グラムは、それがモジュール４００−１ａ中で利用され
ないので重要で々い。しかしながら、モジュール４００
−２３のＡＬｏ　３ｍ４は減算器として動作するように
プログラムされてｂる。すなわち、モジュール４００−
２ａのＯＵＴ　２から引出された各Ｌ　　ピクセに−４ ルの値は、モジュール４００−２ａの、ＩＪ、ｒＪ３１
４の第１の入力に時間的に一致して供給された対応する
ピクセルから減算されたモジュール４００−２ａのＡＬ
Ｕ３１４の第２の入力に供給されたモジュール４０〇−
２８のフィルタ３００のフィルタ出力からの各ビクセル
値に等しＡｏ １つの例外として、第４ａ図に示すパートのピラミッド
分析器の段には前述の特開昭６０−３’７８１１号に示
されているパートのピラミッド分析器の各段によって行
なわれるすべての機能を実行する。さラニ詳しく言えば
、モジュール４００−１ａのフィルタ３００はパートの
ピラミッド分析器段にの念＼み込み（コンボルージョン
）フィルタとして動作し、モジュール４００−２ａのＭ
ＵＸ　３０４およびフィルタ３００は協同してパートの
ピラミッド分析器段にの拡張および補間フィルタとして
動作し、モジュール４００−１ａのフィルタ３００の遅
延人力はモジュール４００−１ａおよび４００−２ａの
双方の遅延手段３１Ｏと共にパートのピラミッド分析器
段にの遅延手段として動作し、モジュー　ル４００−２
３のＡＬＵ　３１４はパートのピラミッド分析器段にの
減算手段として動作する。しかしながら、第４ａ図に示
すパートのピラミッド分析器段は、モジュール４００−
１ａのＯＵＴ　ｌにおけるＧＫ信号を構成する上記モジ
ュール４００−１３のフィルタ３００からのたべみ込み
されたフィルタ出力をサブサンプリングするためのデシ
メーション手段を含んで層な−。しかしながら、後程さ
らに詳細に説明するように、このＧ　Ｋ信号はフィルタ
論理ユニツ）　２００の外部に配置された第２図の後の
方の点においてデンメートされる。一方、モジュール・
ユニツ）　４００−２ａの補間フィルタ３００に人力と
して供給されるモジュール４００−２ａ　（７）　ＭＵ
Ｘ　３０４からの出力は、実際には、これがモジュール
４００−２８のｉ’ｙｆ　Ｕ　Ｘ　３０４に第１の入力
として供給されたＧＫ信号のピクセルの１つおきのもの
の代りにゼロ値ピクセル？使用することだよって拡張さ
れると同時にデシメートされる。

さらに、モジュール４００−１３のフィルタ３００の遅
延人力、モジュール４００−１３の遅延手段３１０、お
よびモジュール４００−２３の遅延手段３１０によって
与えられる全遅延は（ｍ−１）　Ｈ＋（ｍ−１）で、仮
定された例では、４本の水平走査線期間＋４ピクセル期
間になる。これはモジュール４００−１ａのフィルタ３
００トモジユール４００−２ａのフィルタ３００とによ
って導入される全遅延量に丁度等しく、モジュー　ル４
Ｑ○−２ａのＡＬＵ　３１４の第１および第２の人力に
供給された対応するピクセルが常に互いに時間的に一致
して生ずることを保証している。

第４ｂ図に示すＦＳＤピラミッド分析器段の場合は単一
のモジュール４００−　ｂを必要とするにすぎない。モ
ジュール４００−　ｂの各ＭＵＸ　３０４．３０８は、
モジ、：Ｌ　−ル４００−１ａの各ＭＵＸ　３０４およ
び３０８と同じ態様でプログラムされ、モジュール４０
＋”）　−ｂ　（ＤＡＬＵ３１４はモジュール４ＱＱ−
ＱａのＡＬＵ３１４と同じ態様でプログラムされる。し
かしながらフィルタ３００の遅延制御は、（ｍ−１）Ｈ
／２の遅延入力だ対する遅延を与えるようにプログラム
される。従って、遅延された入力および遅延手段３１０
によって与えられた全遅延は（ｍ　−１）　Ｈ／２＋ζ
ｍ−１）　／２になり、仮定された場合は２水平走査線
期間＋２ピクセル期間になる。フィルタ３００によって
導入される遅延に丁度等しいこの全遅延量は、モジュー
ル４００−　ｂのＡＬＵ　３１４の第１および第２の入
力に対応するピクセルが供給されることを保証する。

第４Ｃ図に示すピラミッド合成器段には単一のモジュー
ル４００−　；（ｊのみからなる。モジュール４００−
ｇの各入力ＩＮ　ｌおよびＩＮ　２に供給された２互い
に時間的に一致して生ずることはなく、互いに時間的に
ずれている。具体的には、各”　Ｋ−１ピクセルはその
対応するＧ′にピクセルに関して（ｍ−１）　Ｉ■／　
２　（仮定された場合、２水平走査線期間〕に等しい大
きさだけ遅延されている。しかしながら、この時間ずれ
はモジュール４００−ε：で生ずることはなく、後程説
明するように信号処理装置のある点で生ずる。

モジュール４００−・ｄの各ＭＵＸ　３０４．３０８お
よび３１２ｉｄ上述のモジ、：Ｌ　−ル４Ｑ○−２ａの
各人ＩＵＸ　３０４．３０８および３１２と同じ態様で
プログラムされる。

フィルタ３００からの遅延された入力はモジュール４０
０−りでは使用されな１ハので、遅延制砥がどのように
してプログラムされるかは重要でない。しかしながら、
モジュール４００−（ＣのＡＬＵ３１４は減算器として
よｈもむしろ加算器としてプログラムさ瓦る。

第２図に示すピラミッド・プロセッサの動作の第１の例
と同様に、フィルタ論理ユニッ）　２００　ｔｒｉ　、
。

ＰＳＤピラミッド分析器段として動作するようにプログ
ラムされた単一のフィルタ論理ユニット・モジュール（
第４ｂ図）からなる。さら（／′Ｃ、ピラミッド処理装
置１００へのビデオ入力信号は８ビツト・デジタル・ビ
デオ信号であり、これはテレビジョン・カメラｌ○８に
よって接続線１１０を経て外部アナログ・プロセッサ１
０６（第１図に示す）に入力として供給されたＮＴＳＣ
アナログ・ビデオ信号の各連続するフレームのうちの２
つの連続するフレームの第１のフィールドのみを表わす
。監視装晋およびロボット装置におけるイメージ処理の
目的のため如は、通常は、各連続するフレームの２つの
インクレースされたフィールドの１つのみを使用して得
られる低いイメージ解像度で充分である。

このような低解像度のイメージで充分な場合の他の利点
は、ピラミッド処理装置　１００による処理に先立って
ビデオ信号の各インタレース走査フレームを順次走査形
態尾変換する必要がな贋という点である。このようにハ
ードウェアが節約できることにより、この上う々装置は
複雑にならず、またコストも低下する。

前の仮定により、ビデオ人力はピクセル・サンプルの連
続する流れからなるものでないことば明らかである。そ
の代りにビデオ信号の各連、続するフレームの第１フィ
ールド期間中（１／６０秒）に生ずる一連のピクセル・
サンプルはイメージ情報のブロック分構成して贋る。イ
メージ情報の連続するブロックは、ピラミッド処理装置
１００に１゛デオ入力として供給されるビデオ信号の各
連続するフレームの各第２フイールドＪｌｌｌ１間中（
１／６０　秒）に生ずる空隔期間によって互いに分離さ
れている。

しかしながら、ピラミッド処理装置１００は、ビデオ信
号の各連続するフレームの第１および第２の双方のフィ
ールド期間中、このビデオ入力イメージ情報を連続的に
処理する。

特にＭＵＸ　２０６．２０８．２１０および２１２、第
１および第２のＲ，ＡＭ２１４．２１６は次のように動
作するようにプログラムされる。

各連続するフレームの第１のフィールド期間中、そのフ
レームのイメージ情報のブロックを特定する一連のピク
セル鎗サンプルはＭＵＸ　２０６にビデオ入力として供
給され、このＭＵＸ　２０６は一連のピクセル自サンプ
ルをフィルタ論理ユニット２００のＩＮ１人力に伝送す
る。このときフィルタ論理ユニツ）　２００はピラミッ
ドの第１段として動作し、そのトキフィルタ論理ユニッ
ト２００のＩＮＩに供給された一連のピクセル・サンプ
ルはピラミッドへの０８人力を溝成する。これ１（より
、Ｇ１は第４ｂ図のフィルタ論理ユニット２００のＯＵ
Ｔ　ｌに発生し、Ｌｏは上記フィルタ論理ユニット２０
０のＯＵＴ　２に発生する。

ＭＵＸ　２１ｏはＯＵＴ　２からのり。全プログラム可
能遅延線２２８を鐸でピラミッド処理装置１００のビデ
オ出力２２６に伝送する。こ〜でり。は以下に述べるよ
うに第１図の信号処理装置によってさらて処理される。

未だデシメートされていないＯＵＴ　ｌにおけル一連の
Ｇエピクセル・サンプルは第１のＲＡＭ２１４への書込
み入力としてＭＵＸ　２ｍ２を経て伝送される。

しかしながら、列カウンタ２６４および行カウンタ２６
６は１＋÷２′′回路２７４、”÷２　＋１回路２７２
からそれぞれ供給されるタロツク信号によって増加され
る。すなわち、列カウンタ２６４はピクセル・タロツク
周波数の２分の１の周波数で増加され、行カウンタ２６
６　’ｔｉ行うロック周波数の２分の１の周波数で増加
される。これによってイメージの水平走査線の１つおき
のもの＼Ｇ１サンプルの１つおきのものが第１のＲＡＭ
　Ｇ１４に記憶され、それによって水平および垂直の双
方の元における必要なデシメーション（間引き）が行な
われる。従って、フィルタ論理ユニツ）　２００のＯＵ
Ｔ　１に現われるすべてのＧエサンブルの４分の１のみ
が第１のＲＡＭ２ｍ４に記憶される。この処理は、ビデ
オ信号の各連続するイメージ・フレームの第１のフィー
ルド期間の終りまで続く。各連続するイメージ・フレー
ムの第２のフィールド期間の開始時（て、外力１クンタ
２６４および行カウンタ２６６はそれぞれ全ビクセル・
クロック周波数、全行うロック周波数でクロックされ、
それによってその第２のフィールド期間の最初の４分の
１においてのみ第１のＲＡＭ　２１４からすべての記憶
されｋＧ１サンプル全直列的に読出す。ＭＵＸ２０６は
、第１のＲＡ、Ｍ　２１４から読出されたこれらのＧ１
ピクセル・サンプルをフィルタ論理ユニット２００のＩ
Ｎ１入力に伝送する。これ（Ｃよって、フィルタ論理ユ
ニット２００のＯＵＴ　１に０２サンプルが現われ、０
ＵＴ２にＬエサンプルが現われる。

Ｌ信号につめて正に述べたと同じ態様でＮ・１ＵＸ２１
０はＬ工信号をプログラム可能遅延素子２２８を、経て
ビデオ出力２２６に伝送する。しかしながら、このとき
ＭＵＸ　２１２は０ＵＴ１からの０２ピクセル・サンプ
ルを第１のＲＡＭ２１４ではなく第２のＲ，ＡＭ２１６
に書込み入力として伝送される。第２のＲＡＭ２１６は
その書込みおよび読出しサイクル中、第１のＲＡＭ　２
１４に関して上に述べたのと同じ態様で動作する。従ッ
テ、Ｇｏサンプルの数の僅か１／１６の数に等し贋水平
および垂直にデシメートされ：ｔ　Ｇ２サンプルが先づ
記憶され、次すで記憶されたＧ２サンプルが第２のフィ
ールド期間の１／１６で読出され、ＭＵＸ２ｏ６を経て
フィルタ論理ユニット２００のＩＮ　１に伝送される。

この処理はピラミッドの連続する段の各′２１／てつい
て継続し、第１および第２のＲＡＭ２１４お二び２１６
の各々はデシメートするために使用され、フィルタ論理
ユニット２００のＯＵＴ　ｌからＭＵＸ　２１２を経て
上記ＲＡＭ　２１４．２１６に伝送されたガウシアン出
力ビクセル・サンプルを記ｉする。

前述の特開昭６０−３’７８１１号明細書に詳細に示さ
れているように、Ｎ段ピラミッド分析器からの分析され
た信号はり。、Ｌｌ・・・・・・ＬＮ−１およびＧＮか
らなる。前述のように、ピラミッド処理装置１００はラ
プラスの分析されたスペクトル信号り。、Ｌｌ・５．・
・・Ｌ　　の各々企順次ピラミッド処理装置１００のビ
デオ出力２２已に伝送する。Ｌ　　がフィルタ論理ユニ
ット２００のＯＵＴ　２からＭＵＸ２１０およびプログ
ラム可能遅延手段２２８を経てビデオ出力２２６に伝送
されてｈるときに、同時に、残りのサブスペクトル信号
ＧＮはフィルタ論理ユニット２００の０ＵＴ１からへ仕
ＴＸ　２１２を経て２凹のＲ，ＡＭ２１４および２１６
０１つにデシノートされた形で記憶させるために伝送さ
れつ＼ある。今は、記憶されたデシメートされたＧＮビ
クセル・サンプルを読出し、それをさら（（処理するこ
となくビデオ出力２２６へ伝送する必要がある。これを
実行するために、上述したプログラムと若干異なったプ
ログラムが必要になる。

具体的には、フィルタ論理ユニット赤モジュール４００
ｂのＭＵＸ　３０８および３１２が、それらの各出力を
それらの各第１の入力に結合するよってプログラムされ
、それ（Ｃよって通路がフィルタ論理ユニツ）　２００
のＩＮ２からビクセル遅延手段３１０を経てＯＵＴ　２
へ伸びる。さらに、ＭＵＸ　２０８は読出されたデシメ
ートされたＧＮピクセル・サンプルをフィルタ論理ユニ
ツ）　２００のＩＮ　２に伝送するようにプログラムさ
れ、またＭＵＸ　２１０はＯＵＴ　２をプログラム可能
遅延手段２２８を経てビデオ出力２２已に伝送するよう
にプログラムされる。このようにして、デシノートされ
た残りの信号ＧＮはピラミッド処理装置１００のビデオ
出力２２６に到達する。

一般には、ピラミッド処理装置１００が使用された信号
処理装置（例えば第１図に示す信号処理装置）の動作は
この発明の部分ではない。しかしながら、大抵の場合、
第１図の接続線１３８に現われるり。、Ｌｌ・・・・・
”Ｎ−１およびＧＮからなるピラミッド処理装置１００
からのピラミッド分析されたビデオ出力は、通常、外部
ＡＬＵおよびＭＵＸ　１０４を経てフレーム記憶部１０
２の選択された１つに送られ、そこてその元の形のま＼
で、あるいは素子１０４のＡＬＵによって変更または修
正された後、そこに記憶される。ピラミッド分析された
信号り。、Ｌｌ・・・・・・”Ｎ−１およびＧｏが記憶
されるという事実によシ、ピラミッド処理装置１００は
後刻Ｇ。信号を再構成するためのピラミッド合成器とし
て動作することができる。

フィルタ論理ユニット２００がａＥｄｂ図の単一モジュ
ール４ｏｏ　−ｂではなく、第４ａ図の２個のモジュー
　ル４００−１ａ、　　４００−２ａからなるという事
実以外の事実により、パートのピラミッド分析を行なう
ピラミッド処理装置１００の動作は、ＦＳＤピラミッド
分析に関して上に述べた動作とすべての重要な点１（関
して同じである。

ピラミッド処理装置１００の動作の第２の例は、Ｎ段ピ
ラミッド合成を行なうためのｉ４ｃ図の単一モジュール
４００−　ｔｚに示す構成をもったフィルタ論理ユニッ
トを使用することである。この当合合成された信号ＧＮ
、ＬＮ−０・・Ｌｌ、およびり。は第１図の３個の外部
フレーム記憶部１０２の１つに記憶される。この処理は
、外部フレーム記憶Ｆ！ＡｌＯ２の１つにおける記憶部
からピラミッド処理装置１００の第１のＲＡＭ２１４へ
残りの信号ＧＮが転送されることから始まる。これはＧ
Ｎの残りの信号ビクセルのサンプルをＭＵＸ　１０４　
＞通じて伝送し、これらを第１図に示すよって接続線１
２２あるいは１２４を経てピラミッド処理装置１００へ
８ビツト入力の１つとして供給することによって行なわ
凡る。同時に、フィルタ論理ユニツ）　２００のＭＵＸ
　３１２およびモジュール４００−　ｃはその入力をそ
の出力に結合するように一時的にプログラムされ、それ
によってピクセル遅延手段３１０を介してＩＮ２と０Ｕ
Ｔ２との間に直接通路を伸ばす。一方、ＭＵＸ　２０８
はＧＮビデオ人力ｋＩＮ２に送るようにプログラムされ
、ＭＵＸ　２１０は０ＵＴ２に到達するＧＮの残りの信
号を全列および行うロック周波数でｎｋＭ　Ｑ１４に書
込み入力として伝送するようにプログラムされる。一旦
この予備機能が実行されると、第４Ｃ図のモジュール４
ｏｏ−（の構成に示すように、ＭＵＸ　３１２はその第
２の入力をその出力に結合するようにプログラムされる
。

次だ第１・７）　ＲＡＭ　２１４に記憶されたＧＫ信号
は列および行うロック周波数の２分の１の周波数で読出
されて、ビデオ入力バス２２２およＱ：　ＭＵＸ　２０
８　ｋ経てＩＮ　２に供給される。しかしながら、フレ
ーム記憶部１０２および第１のＲＡＭ　２１４の読出し
タイミング制御の各プログラムは、第１のＲ，ＡＭ２１
４から読出されたＧＫ信号がフレーム記憶部１０２から
読出されたＬ　　信号に対して正確に２水平走査線期間
だけ遅延されるよう（ＣされてＡる。これによって、加
算器３１４に第２の入力として供給されるフィルタ３０
０からの濾波されたＧＮ出力の各フィルタ・サンプルが
、第４Ｃ図に示すように、加算器、５１４　Ｋ　第１の
入力として供給されるその対応するビクセル・サンプル
と時間的に一致して生ずるようになる。

その結果、フィルタ論理ユニット２００はそのＯＵＴ　
２にＧＮ−１個号を発生することができる。第２のＲＡ
Ｍ２１６およびＭＵＸ　２１０は第２のＲＡＭ　２１６
　Ｋ書込み入力として”Ｎ−１個号を供給するようにプ
ログラムされる。

次に全過程がく９返され、記憶されたＬＫ　２　、、。

号がフレーム記憶部１０２から読出されて、ビデオ入力
バス２２２およびＭＵＸ　２０８２経てＩＮ　２に供、
給され、記憶されたＧＮ−１個号が第２のＲＡＭ　２１
６から読出されて、ＭＵＸ　２０６　ｆ、（経てＩＮ　
ｌに供給される。その結果、ＧＮ−２信号がＯＵＴ　２
から取出されて、ＭＵＸ　２１０を経て第１のＲＡＭ２
１４に書込み入力として供給される。

上記の処理はくり返される。この場合、第１および第２
　〕ＲＡＭ　２１４．２１６は、ＯＵ′ｒ２ニ発生スル
順次に下位の各Ｇ信号を記憶するために交互に使用され
、それ（で１続いてこのＲ，ＡＭからの読取りと、その
記憶されたＧＫ信号をＭＵＸ　２０６を経てＩＮ　１へ
伝送する動作が、その関連するＬＫ−１個号がフレーム
記憶部から読出され、バス２２２おＨ）ＭＴＪＸ２０８
を経てＩＮ２に供給されると同時に行々われる。このく
り返し処理はＧ。信号（すなわち、完全に回復された信
号が合成される）が最終的にフィルタ論理ユニット２０
０の０ＵＴ２に発生するまで続く。これが生ずると、Ｍ
ＵＸ　２１０はＧ。信号をプログラム可能遅延手段２２
８を経てピラミッド処理装置１００のビデオ出力２２６
に伝送するようにプログラムされ、第１図に示す信号処
理装置の残りの部分で使用される。例えば、合成された
Ｇ。信号は第１図の素子１０４のＡＬＵによってさらに
処理を受け、あるいは処理を受けることなく、またフレ
ーム記憶部１０２でさらに遅延を受け、あるいは遅延を
受けることなく、モニタ１２８によって回復された映像
を表示させるために使用することができる。ある論は、
合成信号Ｇ。は何らかの他の利用手段（図示せず）に供
給されることもある。

これまでは、ピラミッド処理装置はＮＴＳＣビデオ信号
の連続するイメージ・フレームの各々の第１フイールド
のみからなるビデオ入力信号に関連して動作すると仮定
してきた。しかし、これは必須の制限事項ではない。

必要とするイメージの情報量がさらに少ないようなある
場合には、ピラミッド処理装置に供給されるビデオ人力
信号は、ＮＴＳＣ信号の連続するフレームの１つおきの
もの＼１つだけのフィールドからなるものでよｈ（すな
わち、新しい情報が存在する各１／６０秒のフィールド
期間が３７６０　秒の無効期間に続すで生ずる）。この
ような場合、時間多重技術を使用して、単一のモジュー
ルのみからなるフィルタ論理ユニット２００ヲモったパ
ートのピラミッド分析器を構成するのに充分の時間があ
る。さらに詳しく言えば、１個のモジュールがＧＫ信号
を供給するために４００−１ａフイルタ・モジュール（
ｍＡａ図）として先づプログラムされ、上記のＧＫ信号
は第１および第２のＲＡＭ　２１４．２１６の一方に記
憶される。その後、上記１１固のモジュールハ４００−
２８モジュール（ｉ４ａ図）（！：　して７’ログラム
され、記憶されたＧＫ信号は第１および第２のＲＡＭ２
１４．２１６のうちのこの信号が記憶されている一方の
ＲＡＭから読出され、その４００−２ａの構成中の単一
モジュールに人力として供給される。

それによって、それからの出力として”Ｋ−１個号が取
出される。

ピラミッド処理装置１００は、デジタル（’ＩＩ　Ｋ　
サンプルされて順次走査ビデオ信号の形に変換された後
の完全なＮＴ　Ｓ　Ｃビデオ信号に関して動作するよう
に構成することもできる。これを実行するのに２つの方
法がある。第１の方法では、順次走査ビデオ信号を第１
および第２のチャンネルに分ける。

？ｐｌのチャンネルは順次走査ビデオ信号の連続するフ
レームの１つおきのもののみからなり、他方のチーヤン
ネルは順次走査ビデオ信号の残りのフレ”　カラ：’ｉ
：る。連続するフレームのピクセル・サンプルは連続し
て隣接する各１／６０秒のフレーム期間中に生ずる順次
走査ビデオ信号Ｇ０を構成する。

各チャンネルにはそれ自身のピラミッド処理装置１００
が設けられておち、一方のチャンネルのピラミッド処理
装置の動作は、他方のチャンネルのピラミッド処理装置
の動作に関して１フイ一ルド期間だけ遅延されている。

第２の方法は順次走査ビデＪ−１言号Ｇ。企データ圧縮
器を経て通過させ、データ圧縮器の出力における各連続
するフレームは第１の１７１２０秒の期間中に生じ、そ
れに続Ａて第２のｌ／１２０秒の無効期間が続くように
するやＤ方である。こ、ｈＫよると、２倍のクロック周
波数で動作する単一のピラミッド処理装催１００を使用
することができる。

これまでは、この発明を２元空間映像情報からなるイメ
ージにつｂて説明したが、この発明は２元以下おるいは
２元以上のサンプルされた時間信号からなる情報と共に
動作するように構成することもできる。従って、一般に
はこの発明の原理は、連続する時間サイクルの各々の期
間中、０元（ｎは少なくとも１の所定の整数）情報成分
の少なくとも１つのブロックを特定する一連の時間信号
サンプルに関して動作するデジタル技術を利用したプロ
グラム可能ピラミッド処理装置に適用することができる
。そして、この時間サイクルの各々は直列の形にある時
間信号サンプルの数と少なくとも同じ大きさのある数の
サンプル期間からなる。

さらに、ピラミッド処理装置１００は、上述のパートの
ピラミッド分析器、ＰＳＤピラミッド分析器、ある込は
ピラミッド合成器に関連するこれらの算法を実行するた
めにのみ限られるものではな贋。

ピラミッド処理装置１００はまた、プログラム可能フィ
ルタ論理ユニットに供給されるデジタル制砥信号の値に
従って、これに供給された１あるいはそれ以上のサンプ
ルされた信号入力群の指定された選択可能な関数として
、それから１あるｂはそり、以」二のサンプルされた信
号出力群を取出すための上記プログラム可能フィルタ論
理ユニットヲ使用した他の任意所望のピラミッド算法を
実行するためシても使用することができる。フィルタ論
理ユニットは、Ｓ７３図π示す構成分もった１ある論は
それ以上のプログラム可能フィルタ論理ユニットも ・モジュールからなるもので八よいし、ある贋はフィル
タ論理ユニットは第３図に示す構造とは異った構造をも
った１ある贋はそれ以上のプログラム可能フィルタＡ　
Ｍユニット・モジュールからなるものでもよい。

さらに、この発明のプログラム可能技術は、ピラミッド
処理の他に、他の形式の多重解像（マルチレソリューシ
ョン）処耶企行なうためにも有効である。例えば、この
発明は、サブ領域の寸法の逆関数として変化する解像度
をもってイメージの選択され念上記サブ領域をサンプリ
ングするような目的にも有利である。

【図面の簡単な説明】

第１図はこの発明のピラミッド処理装置を構成する信号
処理装置の一実施例の概略構成図、第２図はこの発明の
ピラミッド処理装置の好ましい実施例のブロック図、第
３図はフィルタ論理ユニット・モジュールのブロック図
で、その１あるいはそれ以上のものが第２図のフィルタ
論理ユニットからなるものを示す図、第４３．４ｂ、　
４ｃ図はそれぞれ第２図のフィルタ論理ユニットの３個
の異する機能構成を示す図である。 １００・・多重分析動作２行なう装置（ピラミッド処理
装置）、２００・・・フィルタ論理ユニット、２１４．
２１６・・・アドレス可能読出し／書込みメモリ、２０
６．２０８・・・第２の群のマルチプレクサ、２１０．
２１２・・・ｉｌの群のマルチプレクサ、ＯＵＴ　１．
０ＵＴ２・・・フィルタ論理ユニットの出力、ＩＮＩ、
ＩＮ２　・・、フイルタ論理ユニットの入力、２３０・
・・命令メモＩＪ、１４０．２３１・・・タイミングお
よび制御手段。 特許出願人　アールシーニー　コーポレーション化　理
　人　　清　　水　　　哲　ほか２名オ／口 手続補正書（自発） 昭和６１年１０月ｎ日 特願昭６１−２１５５６６号 ２、発明の名称 遅％　ＩＪアルタイム信号処理装置 ３、補正をする者 事件との関係　特許出願人 住　所　　アメリカ合衆国　ニューヨーク州　１００２
０ニユーヨーク　ロックフェラー　プライ　３０名　称
　　（７５７）　　アールシーニー　コーポレーション
４、代理人 住　所　　郵便番号　６５１ 神戸市中央区雲井通７丁目１番１号 ５　補正の対象 明細１１７の「特許＋；ｌ’ｌ求の範囲」の欄。 ６　補ＩＦの内容 ＃＋ｊ訂請求の範囲を別紙の通り訂正します。 添付３類 特許請求の範囲 以　　に 特許請求の範囲 （１）　ｎ元（ｌｊ、　Ｌ　ｎは少なくともｌの所定の
整数）情報成分のフロックを形成する連続的に生ずる時
間情報サンプルを処理するためのデジタル技術を利用す
る遅延リアルタイム信号処理装置であって、 各々の情報成分フロックを表わす一連の信号サンプルか
らなる組のそれぞれの組を処理するために連続する時間
サイクルの各々の期間中多毛分析動作を実行し、 上記時間サイクルの各々は少なくとも上記一連の信壮サ
ンプルの各組の中の時間信号サンプル数と°同し大きさ
のあるサンプル期間数からなり、供給される第１のデジ
タル制御信号の４ｆｉに従って、供給されるｌあるいは
それ以りのサンプルされた（□）号入力からなる群の特
定された選択ｉ’ｉ（能な関数を表わすｌあるいはそれ
以］二のサンプルされた信号出力からなる群を発生する
プロクラム呵１敞フィルタ論理ユニットと・ 複数のアドレス可能読出し／書込みメモリＬ段てあって
、その各々か上記ｎ元の各々において別々にアドレス可
能であり、またそれに供給される第２のデジタル制御信
号の値に従って制御可能な上記読出し／書込みメモリ手
段と、 上記フィルタ論理ユニットの各出力に個ｌ？に関連する
第１の群のマルチプレクサと、」−記フィルタ論理ユニ
ットの各入力に個々に関連する第２の群のマルチプレク
サとを含むプロクラム可能結合手段てあって、を記マル
チプレクサはこれに供給される第３のデジタル制御信号
の値に従って、■　任意のフィルタ論理ユニットの出力
を、１−上第１のマルチプレクサ群中のそのフィルタ論
理ユニットの出力に個々に関連する１つを経てに記メモ
リ手段の中の少なくとも２つのものの中の選択された１
つに占込み人力として供給し、■　１−記少なくとも２
個のメモ９１段の任意の１つの読出し出力を、１−記フ
ィルタ論理ユニット入力の選択された１つに対して、上
記第２のマルチプレクサ群中のそのフィルタ１理ユニッ
ト人力い個ノ／に関連するものを経て供給し、ｌ３）　
　任（、のフィルタ論理ユニットの出力を、このフィル
タ論理ユニッ１〜の出力およびＩ−記フィルタ論理ユニ
ットの入力の任、・Ｓの選択された１つに個１（に関連
する上記マルチプレクサの第１および第２の群のそれぞ
れのものを経て４二記フイルタ論理ユニントの人力のＬ
記任意の選択されたものに供、Ｓ合し、 第４）供給された一連の外部時間信号サンプルを、上記
フィルタ論理ユニットの入力の任意の選択された１つに
対して、ＬＩ；＋２第２のマルチプレクサ群中のそのフ
ィルタ論理ユニウド入力に個々に関連する１つを経て供
給する、に記プロクラム可能結合り段と。 Ｉ−配給１、第２、および第３のデジタル制御信号を発
生して、これらを−に記論理ユニット、Ｌ記メモリＬ段
、および］二記マルチプレクサにそれぞれ供給するタイ
ミンクおよび制ｇｉ「段てあって、１−記時間サイクル
の各々における上記ある数のサンプル期間の各々の期間
中に４二記第１．第２、第３のデジタル制御信号の各位
を決定するためのアドレス可能命令メモリ手段を含む上
記タイミングおよび制御手段と、からなる遅延リアルタ
イム信号処理装器。

Claims (1)

【特許請求の範囲】
1. （１）ｎ元（但しｎは少なくとも１の所定の整数）情報
   成分のブロックを形成する連続的に生ずる時間情報成分
   を処理するためのデジタル技術を利用する遅延リアルタ
   イム信号処理装置であつて、各々の情報成分ブロックを
   表わす一連の信号サンプルからなる組のそれぞれの組を
   処理するために連続する時間サイクルの各々の期間中多
   重分析動作を実行し、 上記時間サイクルの各々は少なくとも上記一連の信号サ
   ンプルの各組の中の時間信号サンプル数と同じ大きさの
   あるサンプル期間数からなり、供給される第１のデジタ
   ル制御信号の値に従つて、供給される１あるいはそれ以
   上のサンプルされた信号入力からなる群の特定された選
   択可能な関数を表わす１あるいはそれ以上のサンプルさ
   れた信号出力からなる群を発生するプログラム可能フィ
   ルタ論理ユニットと、 複数のアドレス可能読出し／書込みメモリ手段であつて
   、その各々が上記ｎ元の各々において別々にアドレス可
   能であり、またそれに供給される第２のデジタル制御信
   号の値に従つて制御可能な上記読出し／書込みメモリ手
   段と、 上記フィルタ論理ユニットの各出力に個々に関連する第
   １の群のマルチプレクサと、上記フィルタ論理ユニット
   の各入力に個々に関連する第２の群のマルチプレクサと
   を含むプログラム可能結合手段であつて、上記マルチプ
   レクサはこれに供給される第３のデジタル制御信号の値
   に従つて、［１］任意のフィルタ論理ユニットの出力を
   、上記第１のマルチプレクサ群中のそのフィルタ論理ユ
   ニットの出力に個々に関連する１つを経て上記メモリ手
   段の中の少なくとも２つのものの中の選択された１つに
   書込み入力として供給し、 ［２］上記少なくとも２個のメモリ手段の任意の１つの
   読出し出力を、上記フィルタ論理ユニット入力の選択さ
   れた１つに対して、上記第２のマルチプレクサ群中のそ
   のフィルタ論理ユニットに個々に関連するものを経て供
   給し、 ［３］任意のフィルタ論理ユニットの出力を、このフィ
   ルタ論理ユニットの出力および上記フィルタ論理ユニッ
   トの入力の任意の選択された１つに個々に関連する上記
   マルチプレクサの第１および第２の群のそれぞれのもの
   を経て上記フィルタ論理ユニットの入力の上記任意の選
   択されたものに供給し、 ［４］供給された一連の外部時間信号サンプルを、上記
   フィルタ論理ユニットの入力の任意の選択された１つに
   対して、上記第２のマルチプレクサ群中のそのフィルタ
   論理ユニットに個々に関連する１つを経て供給する、上
   記プログラム可能結合手段と、 上記第１、第２、および第３のデジタル制御信号を発生
   して、これらを上記論理ユニット、上記メモリ手段、お
   よび上記マルチプレクサにそれぞれ供給するタイミング
   および制御手段であつて、上記時間サイクルの各々にお
   ける上記ある数のサンプル期間の各々の期間中に上記第
   １、第２、第３のデジタル制御信号の各値を決定するた
   めのアドレス可能命令メモリ手段を含む上記タイミング
   および制御手段と、からなる遅延リアルタイム信号処理
   装置。