KR900005458B1 - 지연 실시간 다중분해 신호 처리장치 - Google Patents

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Abstract

내용 없음.

Description

지연 실시간 다중분해 신호 처리장치
제1도는 본 발명의 피라미드 처리장치를 실현하는 신호 처리 시스템의 일실시예를 도시한 도면.
제2도는 본 발명의 피라미드 처리장치에 대한 양호한 실시예의 블록도.
제3도는 제2도의 필터 논리 장치를 구비한 하나 또는 그 이상의 필터 논리 장치 모듈을 나타내는 블록도.
제4a, 제4b 및 제4c도는 각기 제2도의 필터 논리 장치의 상이한 세가지 기능 배열을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
100 : 피라미드 처리장치 102 : 외부 프레임 기억장치
104 : 외부 ALU 및 멀티플렉서 106 : 외부 애널로그 프로세서
200 : 필터 논리 장치 214 : RAM1
216 : RAM2 230 : 명령 메모리
231 : 어드레스 카운터 234 : CPU 인터페이스
238 : 명령 디코드 244 : 루프 카운터
300 : m x m 탭 2-D 디지털 필터
본 발명은 최고 주파수가 fo보다 작은 주어진 일시 샘플된 신호(temporal sampled signal)의 정보 성분(하나 또는 그 이상의 차원을 가짐)의 주파수 스팩트럼을 분해 및 이 일시 신호를 분해된 주파수 스팩트럼으로부터 합성하기 위한 계층 피라미드 신호 처리 기술(hierarchical pyramid signal processing technique)을 수행하는데 유용한 실시간 다중분해 신호처리장치(real-time multiresolution signal processing apparatus)에 관한 것이다.
"실시간 계층 피라미드 신호처리장치"라는 명칭으로 계류중인 출원(RCA 79,870/79,581)을 참조하면, 이 계류 출원에는 주어진 일시 신호의 정보 성분(하나 또는 그 이상의 차원을 가짐)의 주파수 스팩트럼을 지연된 실시간에서 분해 또는 이 분해된 주파수 성분으로부터 일시 신호를 지연된 실시간에서 합성할 수 있는 계층 피라미드를 구성하기 위한 파리프라인 아키텍쳐(pipeline architecture)를 이용한 장치가 지재되어 있다. 이 파이프라인 아키텍쳐는 일시 영상 신호에 의해 형성된 텔레비젼 화상의 2차원 공간 주파수를 화상처리하는데 특히 적합하다.
상기 계류 출원에 기재된 발명의 상이한 각 종류에 따라 실시간 계층 피라미드 신호 처리장치는 버트(Burt) 피라미드 분해기, 버트 피라미드 합성기, 또는 필터-감산-데시메이트(filter-subtract-decimate, FSD)피라미드 분해기로서 달리 동작한다.
상기 계류 출원에 기재된 실시간 피라미드 분해기의 구성은 N개의 분리된 종속단(stage)으로 구성되며, 여기에서 N은 주어진 복수 정수이다. 이와 유사하게, 상기 계류 출원에 기재된 실시간 피라미드 합성기의 구성은 N개의 분리된 종속단으로 구성된다. 이러한 각 분리 종속단들은 특히 일시 신호의 정보성분이 1차원 이상으로 규정될 때(예를 들면, 영상신호가 주사된 2차원 텔레비젼 화상의 연속 프레임을 형성하는 일련의 8비트 픽셀(pixel) 샘플들의 스트림(stream)으로 구성되는 경우) 비교적 방대한 양의 디지털 하드웨어를 이용한다. 따라서, Carlson등에 의해 이용된 하드웨어 구성의 총량이 상당히 크게 된다.
"다중 실시간 피라미드 신호처리 시스템"이란 명칭으로 계류중인 출원(RCA 80,281)을 또한 참조하면, 이 계류 출원은 실시간 피라미드 신호처리 시스템을 구성하는데 필요한 하드웨어의 양을 크게 감소시키도록 시분할 다중화 방식을 이용한다.
상기 계류 출원들에 각기 기재된 실시간 피라미드 시스템 모두가 공통적으로 갖고 있는 주요한 특징은 완전히 시간에 동기한다는 점이다. 여기에서 사용된 "시간동기"라는 표현은 피라미드 분해기에 있어서, 일련의 입력 픽셀 샘플 스트림중 각 픽셀 샘플의 발생과, 임의의 분해기단 또는 상기 입력 픽셀 샘플에 대응하는 각 픽셀 샘플의 임의의 분해기단에 있어서의 출력 픽셀 샘플의 발생간에 소정 세트의 각 지연이 발생함을 의미한다. 이러한 완전한 시간 동기 관계는 피라미드 합성기의 모든 단들에 있어서의 모든 대응 픽셀 샘플의 발생에도 잘 들어 맞는다. 이것은 분해된 부스펙트럼 출력중 적어도 하나의 대응 픽셀 샘플의 발생과 상기 피라미드 분해기에 대한 입력 픽셀 샘플의 발생간에 일어날 수 있는 긴 지연에도 불구하고, 모든 대응 샘플들이 전체의 피라미드를 통하여 적당한 동작을 위해 완전히(예를 들면, 어떤 타이밍 에러도 없음) 이동해야만 한다는 것을 의미한다. 이 지연은 수만의 픽셀 샘플 기간에 달할 수 있다. 또한, 완전히 시간에 동기하는 피라미드 시스템에서는 타이밍이 엄격히 규제되기 때문에 대부분의 경우에 단일의 소정 동작 모드로 제한된다. 따라서, 시간 동기 피라미드 시스템은 감지할 수 있는 정도로 프로그램될 수 없다.
본 발명은 디지털 기술을 이용한 지연된 실시간 신호처리 시스템에 포함된 개선된 처리장치(피라미드 처리장치로서 프로그램될 수 있음)에 관한 것이다. 종래의 기술과 같이, 이 개선된 처리장치는 n차원 정보성분의 블록을 형성하는 순차적으로 발생하는 일시 신호 샘플을 처리한다. 여기서 n은 적어도 1인 주어진 정수이다.
상기 개선된 처리장치는 각 연속 시간 사이클동안 각 신호 샘플열들을 처리하도록 다중분해 동작을 수행한다. 여기서, 각 신호샘플 열은 각 정보 성분 블록을 나타낸다. 이러한 각 시간 사이클은 적어도 각 열의 일시 신호 샘플의 수(number)만큼 큰 일정한 샘플 기간으로 이루어진다.
본 발명에 따르면, 상기 장치는 인가된 제1디지털 제어 신호의 값에 따라 하나 또는 그 이상의 샘플된 신호 입력세트의 특정한 선택가능한 기능을 나타내는 하나 또는 그 이상의 샘플된 신호 출력세트를 얻기 위한 프로그래머블 필터 논리 장치와; 각각이 상기 n차원의 각각에서 어드레스 분리가 가능하고, 인가된 제2디지털 제어신호의 값에 따라 제어 가능한 복수의 어드레스 가능한 리드/라이트 메모리 수단과; 프로그래머블 결합수단을 구비하는데, 상기 프로그래머블 결합 수단은 상기 프로그래머블 필터 논리장치의 각 출력에 개별적으로 결합된 멀티 플렉서(MUX)의 제1세트와 상기 프로그래머블 필터 논리장치의 각 입력에 개별적으로 결합된 상기 멀티 플렉서(MUX)의 제2세트를 구비하며, 여기서 상기 멀티 플렉서(MUX)는 상기 프로그래머블 필터 논리장치의 출력에 개별적으로 결합된 상기 멀티 플렉서(MUX)의 제1세트중 하나의 세트를 통하여 라이트 입력으로서 임의의 프로그래머블 필터 논리장치의 출력을 상기 메모리수단의 적어도 2개중 선택된 하나에 선택적으로 결합하고, 상기 프로그래머블 필터 논리장치의 입력에 개별적으로 결합된 상기 멀티 플렉서(MUX)의 제2 세트중 하나의 세트를 통하여 상기 메모리 수단의 적어도 2개중 임의의 하나의 리드출력을 상기 프로그래머블 필터 논리장치의 입력중 선택된 하나에 선택적으로 결합하며, 상기 프로그래머블 필터 논리장치의 출력과 상기 프로그래머블 필터 논리장치의 입력중 선택된 하나에 개별적으로 결합된 상기 멀티 플렉서(MUX)의 제1 및 제2세트중 각각의 세트를 통하여 임의의 프로그래머블 필터 논리장치의 출력을 직접 상기 프로그래머블 필터 논리장치의 입력중 선택된 하나에 선택적으로 결합하고, 인가된 제3 디지털 제어 신호의 값에 따라, 상기 프로그래머블 필터 논리장치의 입력중 선택된 하나에 개별적으로 결합된 상기 멀티 플렉서(MUX)의 제2세트중 하나를 통하여 외부에서 인가된 일련의 일시 신호 샘플을 상기 프로그래머블 필터 논리장치의 입력중 임의 선택된 하나에 선택적으로 결합하며; 상기 프로그래머블 필터 논리장치, 상기 메모리 수단 및 상기 멀티 플렉서(MUX)각각에 제1, 제2 및 제3 디지털 제어신호를 유도 및 인가하기 위한 타이밍 및 제어장치를 구비하는데, 상기 타이밍 및 제어장치는 각 시간 사이클에서 일정한 샘플 기간수의 각각동안 상기 제1, 제2 및 제3 디지털 제어 신호의 각 값들을 결정하기 위한 어드레스 가능 명령 메모리를 포함한다.
본 발명의 소위 "스마트(smart)"라고 불리는 텔레비젼 카메라의 "감소된 데이터"의 화상을 처리하는데 특히 적합하다. 이러한 "스마트"텔레비젼 카메라는 감시 시스템 및 로봇 시스템 등에 유용하며, 여기에서 카메라는 종종 컴퓨터와 함께 상호 동작한다. 이러한 컴퓨터는 유용한 모든 카메라의 데이터를 처리하는데 필요한 데이터 플로우(data flow)속도를 조정할 수 없기 때문에 카메라 화상데이터를 감소시키는 것을 일반적으로 필요로 한다. 그러나, 본 발명은 표준 텔레비젼 영상신호(예를 들면, NTSC영상신호)의 감소되지 않는 모든 화상데이터를 조정할 수 있도록 역시 구성될 수 있다.
이하 도면을 참조로하여 본 발명에 관하여 상세히 설명하기로 한다.
본 발명의 이하 설명에서는 설명 목적으로 제1도에 도시한 종래의 특정 신호처리 시스템에 본 발명의 다중분해 처리장치가 포함되는 것으로 가정한다. 그러나, 이러한 특정 신호 처리 시스템이 필수적인 것은 아니며, 본 발명의 다중 분해 처리장치는 단지 설명 목적으로 제1도에 도시한 것과 많은 방법에서 차이가 있는 다른 형태의 신호 처리 시스템에 포함될 수도 있다는 것으로 알아야 한다.
제1도의 시스템은 피라미드 알고리즘을 구성하는데 특히 적합한 본 발명의 다중 분해 처리장치로 구성되어 있는데, 이것은 도면에서 피라미드 처리장치(100)로 표시된다. 그러나, 상기 피라미드 처리장치(100)는 피라미드 처리에 부가하여 다른 형태의 다중분해 처리를 수행하는데 유용하다는 것을 알아야 한다. 또한 제1도의 시스템은 세 개의 외부프레임 기억장치(102), 외부 연산 논리장치(ALU) 및 멀티 플렉서(104), 그리고 외부 아날로그 프로세서(106)를 구비한다. 제1도의 신호 처리 시스템의 모든 외부 구성요소(102,104,106)는 상업적으로 유용한 장치로 구성된다.
상기 외부 아날로그 프로세서(106)는 접속선(110)을 통하여 입력으로서 인가되는 텔레비젼 카메라(108 또는 임의의 다른 아날로그 영상신호원)로부터의 아날로그 영상신호(예를 들면, NTSC 영상신호)에 응답한다. 이 외부 아날로그 프로세서(106)는 접속선(110)을 통하여 입력으로서 인가되는 아날로그 영상신호에 포함된 각 연속 수직 리세트 신호(이하 VR로서 언급됨)의 발생을 검출하기 위한 10MHz 클럭 신호 발생기 및 수단을 구비한다. 상기 10MHz 클럭 및 VR신호는 접속선(111)을 통하여 멀티 플렉서(104) 및 세 개의 외부 프레임 기억장치(102)에 제어 입력으로서 전송된다. 또한, 프로그램제어 신호는 멀티 버스(112)를 통하여 중앙처리장치(CPU)로부터 또는 다른 프로그래밍원(programming source)으로부터 각 외부 구성요소(102,104,106)로 전송된다. 제1도에 나타낸 바와 같이, 본 발명의 피라미드 처리장치(100)는 멀티버스(112)를 통해서 프로그램제어 신호를 선택적으로 수신할 수 있다.
상기 세 개의 외부 프레임 기억장치(102) 각각은 디지털식으로 샘플된 영상 신호의 화상 프레임내에 모든 픽셀 샘플들에 대한 각각의 값을 저장할 수 있는 랜덤 액세스 메모리(RAM)를 포함한다. 또한, 외부프레임 기억장치(102)중 하나는 접속선(111)을 통하여 공급되는 10MHz 및 VR과 멀티버스(112)를 통하여 공급되는 프로그램제어 신호에 응답하여 복수의 타이밍 및 제어 신호(유도된 5MHz 클럭 포함)를 유도하기 위한 타이밍 및 제어 수단을 포함하는 마스터(master) 프레임 기억장치이다. 상기 외부 프레임 기억장치(102)중 다른 2개는, 그들 또한 접속선(111)을 통하여 VR및 10mhZ 클럭을 수신하지만, 상기 마스터 프레임 기억장치로부터의 타이밍 및 제어신호에 의해 제어되는 슬레이브(slave)이다.
상기 마스터 프레임 기억장치는 타이밍 및 제어신호(유도된 5MHz 클럭을 포함)를 접속선(113)을 통하여 멀티 플렉서(104)에 제공하고, 접속선(114)을 통하여 타이밍 및 제어신호를 외부 아날로그 프로세서(106)에 제공한다.
또한, 상기 외부 아날로그 프로세서(106)는 접속선(110)을 통하여 공급된 아날로그 영상신호를 10MHz픽셀 클럭 주파수에서 샘플링하고 8비트의 2진수로서 각 픽셀 샘플의 각각의 레벨값을 나타내기 위한 아날로그 대 디지털 변환기(A/D)를 구비한다. 따라서, 상기 A/D변환기로부터 나온 디지털 영상신호는 여러 디지털 영상 신호 입력중 특정한 하나로서 접속선(116)을 통하여 멀티 플렉서(104)에 인가된다. 외부 아날로그 프로세서(106)로부터 10MHz픽셀 클럭 주파수에서 샘플된 영상 신호는 외부 연산 논리 장치(104)에 의해 5MHz에서 부샘플된다. 멀티버스(112)를 통하여 공급된 프로그램 제어 정보에 따라, 멀티 플렉서(104)는 이 멀티 플렉서의 복수의 영상 클럭중 임의의 출력을 그 복수의 영상입력중 임의의 입력에 선택적으로 상호 결합할 수 있으며, 이 상호 결합된 영상입력은 선택된 영상 출력에 직접 또는 외부 연산 논리장치(104)에 의한 처리후에 전송된다. 상기 외부 연산 논리장치(ALU)에 의한 특정 처리는 멀티버스(112)를 통하여 인가된 프로그램 제어 정보에 의해서 역시 결정된다.
구체적으로, 멀티플렉서(104)에 접속선(116)을 통하여 공급된 영상 신호는 접속성(116)을 통하여 세 개의 프레임 기억장치(102)중 제1 장치, 접속선(120)을 통하여 세 개의 프레임 기억장치중 제2장치, 접속선(122)을 통하여 세 개의 프레임 기억장치중 제3장치와 두 개의 영상입력중 제1입력으로서 피라미드 처리장치(100), 접속선(124)을 통하여 두 개의 영상입력중 제2영상 입력으로서 피라미드 처리장치(100) 및, 접속선(126)을 통하여 입력으로서 외부 아날로그 프로세서(106)에 선택적으로 전송될 수도 있다. 상기 외부 아날로그 프로세서(106)는 접속선(126)을 통하여 공급되는 디지털 영상 입력을 접속선(130)을 통하여 텔레비젼모니터(128)(또는 임의의 다른 형태의 영상신호 이용장치)에 공급되는 영상 아날로그 출력으로 변환하기 위한 디지털 대 아날로그(D/A)변환기를 구비한다.
또한, 세 개의 외부 프레임 기억장치(102)중 제1 장치로부터 판독된 영상신호는 영상입력으로서 멀티플렉서(104)에 접속선(132)을 통하여 인가되고, 세 개의 외부 프레임 기억장치(102)중 제2 장치로부터 판독된 영상신호는 영상입력으로서 멀티플렉서(104)에 접속선(134)을 통하여 인가되며, 세 개의 외부 프레임 기억장치(102)중 제3 장치로부터 판독된 영상신호는 영상입력으로서 멀티플렉서(104)에 접속선(136)을 통하여 인가되고, 피라미드 처리장치(100)로부터의 영상출력은 영상입력으로서 멀티플렉서(104)에 접속선(138)을 통하여 인가된다.
또한, 타이밍 및 제어수단으로 구비한 외부 프레임 기억장치중 하나인 마스터 프레임 기억장치는 타이밍 및 영상제어신호를 피라미드 처리장치(100)에 접속선(140)을 통하여 인가한다.
본 발명을 포함하는 피라미드 처리장치(100)에 대한 양호한 실시예의 블록도가 제2도에 도시되어 있다. 제2도에 도시한 바와 같이, 접속선(140)을 통하여 피라미드 처리장치(100)에 인가된 타이밍 및 영상 제어신호는 5MHz픽셀 클럭, 피일드(field) 10/1제어신호(비월주사(interlace)된 NTSC영상신호의 현재피일드가 비월주사된 텔레비젼 프레임의 제1피일드인지 또는 제2피일드인지를 나타냄), 수직 블랭킹 신호 VB및 소위 E블랭킹 신호라고 불리는 EB(영상신호의 수평 주사선 주파수에서 영상신호에 포함된 수평동기 신호가 발생되기 전의 소정의 시간에서 발생하는 위상변위된 수평동기신호)로 구성된다.
상기 피라미드 처리장치(100)는 네 개의 주요 구성요소들로 구성되는 것으로 간주될 수 있다. 이들 네 개의 주요 구성요소들중 제1 구성요소는 필터 논리장치(200)이다. 이 필터 논리장치(200)는 제3도(이하에 기술됨)에 도시한 구조를 갖는 하나 또는 그 이상의 필터 논리장치 모듈로 구성된다. 제2도에 도시한 바와 같이, 필터 논리장치(200)는 제어입력(202), 픽셀 클럭 입력(204), 제1 영상입력 IN1, 제2 영상입력 IN2, 제1 영상출력 OUT1 및, 제2 영상출력 OUT2를 포함한다. 피라미드 처리장치(100)의 제2의 주요 구성요소는 네 개의 각 멀티플렉스(MUX, 206,208,210,212)의 세트로 구성된다. 도시한 바와 같이, MUX(206,208,210,212)의 각각은 필터 논리장치(200)의 영상입력 또는 영상출력중 상이한 하나와 개별적으로 결합된다. 구체적으로, MUX(206)의 출력은 제1 영상입력 IN1으로서 인가되고, MUX(208)의 출력은 제2 영상입력 IN2로서 인가되며, 제2 영상출력 OUT1은 MUX(210)에 입력으로서 인가된다.
상기 피라미드 처리장치(100)의 제3의 주요 구성요소는 제1랜덤 액세스 메모리(RAM1, 214)와 제2 랜덤 액세스 메모리(RAM2, 216)를 포함하는 메모리 수단으로 구성된다. 이 메모리 수단은 피라미드 처리하는 동안 발생되는 영상 신호의 일시 기억을 제공하는데 사용된다. 도시한 바와 같이, 제1 랜덤 액세스 메모리(RAM1, 214)는 MUX(210) 또는 MUX(212)로부터 기입 입력을 받을 수 있고, 또한 영상 신호버스(218)를 통하여 MUX(206) 또는 MUX(208)에 판독 출력을 제공할 수도 있다. 제2 랜덤 액세스 메모리(RAM2, 216)는 MUX(210) 또는 MUX(212)로부터 인가되는 기입 입력을 가지며, 영상신호 버스(220)를 통하여 MUX(206) 및 MUX(208)에 제공되는 판독 출력을 갖는다. 제2도에 도시한 바와 같이, 각 버스(218,220)는 8비트 버스이며, 한번에 하나의 8비트 디지털 영상신호를 처리할 수 있다. 버스(222)는 16비트 버스이며, 두 개의 8비트 디지털 영상신호 입력 어느것이든 MUX(206) 또는 MUX(208)에 대한 입력으로서 피라미드 처리장치(100, 제1도 참조)에 인가할 수 있다.
따라서, 피라미드 처리장치(100)에 대한 두 개의 8비트 영상입력중 제1입력이 MUX(206)에 입력으로서 인가되는 경우, 상기 8비트 영상입력중 제2입력은 MUX(208)에 입력으로서 동시에 인가될 수도 있고 또는 안될 수도 있다. 이와 유사하게, 피라미드 처리장치에 대한 두 개의 8비트 영상신호 입력중 제2입력이 MUX(206)에 입력으로서 인가되는 경우 상기 8비트 영상 입력중 제1입력은 MUX(208)에 입력으로서 동시에 인가될 수도 있고, 또는 안될 수도 있다. 8비트 영상버스(224)는 MUX(210)로부터의 영상출력 또는 MUX(212)로부터의 영상출력을 제2도의 프로그래머블 지역수단(228)을 통해서 피라미드 처리장치(100, 제1도 참조)의 8비트 영상출력 버스(226)에 한번에 인가할 수 있다.
상기 피라미드 처리장치(100)의 제4의 주요 구성요소(제2도 블록도의 나머지 부분을 포함)는 각 연속 픽셀 샘플 기간동안 소망의 피라미드 처리기능을 수행하도록 피라미드 처리장치(100)의 세 개의 주요 구성요소들의 각각의 동작을 포로그램하기 위한 타이밍 및 제어장치이다.
피라미드 처리장치(100)의 타이밍 및 제어장치는 명령 메모리(230)로 구성되는데, 이 명령 메모리는 어드레스 카운터(address counter, 231)로부터의 출력에 따라 어드레스 가능하고, 그것의 입력은 11비트 어드레스 버스(232)를 통하여 인가된다. 이와 달리, 명령 메모리(230)는 랜덤 액세스 메모리(RAM) 또는 프로그래머블 리드 온리 메모리(PROM)일 수도 있다. 어드레스 카운터(231)는 12비트 카운터(카운트 용량이 212임)이지만 단지 하위 11비트 어드레스만이 사용된다.
명령 메모리(230)가 RAM인 경우에, CPU로부터의 명령 세트는 명령 메모리(230)로 CPU인터페이스(interface,234)를 통해 멀티버스(112, 제1도 참조)를 통하여 로드(load)될 수도 있다. CPU인터페이스(234)는 멀티버스(112)를 통하여 공급되는 정보를 디코드 및 배열하며, 이에 의해 명령 메모리 즉, RAM(230)에 대한 적당한 제어신호, 어드레스신호 및 명령 데이터 신호를 얻는다. 제어신호는 어드레스 카운터(231)에 입력으로서 인가된 리세트 신호, 리드-라이트(R/W)신호, 명령 메모리(230)에 입력으로서 인가된 칩 선택(
Figure kpo00001
Figure kpo00002
) 신호 및 어드레스 카운터(231)와 명령 디코드 수단(238)양자에 입력으로서 인가되는 금지신호(inhibit signal)를 포함한다. CPU인터페이스(234)로부터의 어드레스 정보는 11비트 어드레스 버스(232) 및
Figure kpo00003
Figure kpo00004
접속선을 통하여 명령 메모리(230)에 인가되며, 명령 코드 자체는 CPU인터페이스(234)로부터 명령메모리(230)로 16비트 데이터 버스(236)를 통하여 인가된다. 이러한 방식으로, RAM의 형태인 명령 메모리(230)가 적당한 명령 코드 세트로 로드될 수 있고, 각 명령 코드는 적당한 어드레스에 위치된다.
명령 메모리(230)가 RAM이 아닌 PROM인 경우에는 PROM이 일정한 명령 기억 장치로서 사용될 수 있으므로 각 출력을 포함하는 CPU인터페이스(234)는 필요없게 된다. 이러한 이유로, CPU인터페이스(234)는 제2도에서 "임의의(optional)"라고 표시되어 있다. 그러나, PROM의 경우에는 어드레스 카운터(231)에 초기 어드레스를 삽입하기 위해 초기치 설정회로(도시생략)가 사용될 수 있으며, 또한 초기 어드레스 PROM에 기억된 여러 프로그램중 하나를 선택할 수 있다.
명령 디코드(238), 래치(latch, 240), 사이클 타이머(242) 및 루프 카운터(244)는 명령 메모리(230) 및 어드레스 카운터(231)와 상호 동작한다. 구체적으로, 16비트 데이터 버스(236)의 4비트는 명령 디코드(238)에 인가되고, 16비트 데이터 버스(236)의 나머지 12비트는 어드레스 카운터(231), 래치(240), 사이클 타이머(242) 및 루프 카운터(244) 각각에 인가되며, 특히 어드레스 카운터(231)는 데이터 버스(236)를 통하여 새로운 12비트 어드레스로 잼(jam)로드될 수 있다.
명령 디코드(238)는 세 개의 영상제어 및 타이밍신호 피일드 0/1, VB및 EB로 인가되는 반면에, 픽셀 클럭 영상제어 및 타이밍 신호는 직접적으로 또는 반전된 형태로 어드레스 카운터(231), 명령 디코드(238) 및, 사이클 타이머(242)에 인가된다.
상기 명령 메모리(230), 어드레스 카운터(231), 명령 디코드(238), 래치(240), 사이클 타이머(242) 및, 루프 카운터(244)가 서로 상호동작하는 방식이 이제 기술될 것이다. 명령메모리(230)로부터 판독된 16비트 명령 코드중 상위 4비트는 명령 디코드(238)에 인가된다. 이 4비트는 16개의 다른 가능한 분류를 특정화한다. 각 연속 픽셀 클럭기간 동안 명령 메모리(230)로부터 판독된 명령 코드의 순서는 어드레스 카운터(231)(마이크로 프로세서 프로그램 카운터와 대략 동일함)에 의해 특정된다. 어드레스 카운터(231)는 통상 각 명령 사이클(픽셀 클럭기간)동안 1만큼 증분하며, 순차적으로 명령을 판독해 나간다. 그러나, 어드레스 카운터(231)는 명령 코드의 하위 12비트와 동일한 새로운 어드레스를 어드레스 카운터(231)로 잼 로드하는 것에 의해서, 특정된 새로운 어드레스로 점프할 수 있다.
화상처리는 하나의 픽셀 클럭 사이클에서 사용된 명령 또는 다른 데이터가 다음의 픽셀 클럭 사이클동안 사용될 수도 있는 동적 활동이다. 그러나, 이 경우는 어떤 원인을 기다리는 것(예를들면, 어떤 예상된 사건이 일어날때까지 기다림)이 적합하게 될 때 일어난다. 이러한 경우를 대비하여 사이클 타이머(242)가 구비된다. 이 사이클 타이머(242)는 명령의 하위 8비트로 잼 로드될 수 있는 카운터이다. 사이클 타이머 즉, 카운터는 각 픽셀 클럭 사이클에 따라서 1씩 증분되므로, 결국 카운트 256이 기록될 때 종료된다. 사이클 타이머(242)가 종료될 때 이 사이클 타이머는 루프 카운터(244)로부터의 "타이머"출력을 통하여 명령 디코드(238)에 플래그 신호를 제공함으로써, 플래그 신호에 응답하여 명령 디코드(238)에 의해 수행되는 동작에 선택적으로 영향을 가할 수 있다. 이러한 방식은 명령 메모리(230)으로부터 판독된 특정 명령에 따른다.
화상처리를 유용하게 제어하는 것은 루프 카운터(244)이다. 이 루프 카운터(244)는 화상처리하는 동안 발생되는 특정 사건의 기록을 유지한다. 루프 카운터(244)는 먼저 명령의 하위 8비트로 잼 로드되며, 그 후에 사건이 발생될 때마다 증분된다. 루프 카운터(244)의 증분은 명령 디코드(238)으로부터의 "클럭1"펄스 입력에 의해 수행된다. 명령 디코드(238)는 디코드될 특정 형태의 명령에 응답하여 "클럭1"펄스를 발생시킨다. 상기 루프 카운터(244)가 종료되는 경우(카운트 256을 기록하는 것에 의함), 이것은 루프 카운터(244)로부터의 "카운터"출력을 통하여 명령 디코드(238)에 플래그 신호를 제공한다. 이 플래그 신호에 대한 명령 디코드(238)의 응답은 명령 디코드(238)에 의해 순차적으로 수행되는 동작(처리장치의 나머지 부분)에 영향을 준다.
래치(240), 사이클 타이머(242), 루프 카운터(244) 및 어드레스 카운터(231)가 잼 로드되는 것은 명령 디코드(238)로부터의 L1.L2,L3 및 L4출력에 의해 제어된다. 구체적으로, 데이터 버스(236)상에 제공되는 하위 12비트는 명령 디코드(238)로부터의 L1출력의 발생에 응답하여 래치(240)로 잼 로드되고, 상기 명령 디코드(238)로부터의 L4출력의 발생에 응답하여 어드레스 카운터(231)로 잼 로드된다. 데이터 버스(236)상에 제공되는 하위 8비트는 명령 디코드(238)로부터의 L2출력의 발생에 응답하여 사이클 타이머(242)로 잼 로드되고, 상기 명령디코드(238)로부터의 L3출력의 발생에 응답하여 루프 카운터(244)로 잼 로드된다.
버스(246)상에 래치(240)로부터 나온 12비트는 4비트 어드레스와 8비트 데이터로 구성된다. 버스(246)상의 12비트 모두는 필터 논리장치(200)의 제어 입력(202)에 인가된다. 또한, 버스(246)상의 4비트 어드레스 "3 대 8"디코더(248)에 입력으로서 인가된다. 이러한 4비트중 1비트는 디코더(248)의 인에이블(enable)을 제어하는데 사용되는 반면에, 나머지 3비트 어드레스는 8개의 인에이블 가능 제어신호로 디코드된다. 그러나, 이 신호중 5비트만이 실제로 사용된다. 특히, 버스(249)상에 디코더(248)로부터 나온 인에이브 제어 신호 출력에 사용된 5비트중 각각 하나씩이 래치(250,252,254,256,258)에 제각기 인가된다. 버스(246)상의 8비트 데이터는 상기 래치(250,252,254,256,258)모두에 인가된다. 인에이블된 래치(250,252,254,256,258) 중 어느 하나에 응답하여 데이터버스(246)에 제공된 8비트 데이터가 래치들에 기록된다. 래치(250)에 기록된 데이터는 4개 MUX(206,208,210,212)세트중 하나 또는 그 이상의 MUX의 선택적인 동작을 제어하는데 사용된다. 래치(252)에 기록된 데이터는 NAND 게이트(260,262), 스위치(S1,S2) 및 스위치(S3,S4)를 선택적으로 인에이블 시키는데 사용된다. 래치(254)에 기록된 데이터는 제1RAM의 칼럼(column) 카운터(264) 및 로우(ROW) 카운터(206)와 제2ROM의 컬러 카운터(268) 및 로우카운터(270)를 선택적으로 리세트시키는데 사용된다. 래치(256)에 기록된 데이터는 제1RAM(214)과 이것의 칼럼 및 로우 카운터(264,266) 그리고 제2의 RAM(216)과 이것의 칼럼 및 로우카운터(268,270)를 함께 선택적으로 인에이블 시키는데 사용된다. 래치(258)에 기록된 데이터는 프로그램 가능한 지연수단(228)에 의해 삽입된 지연의 양을 선택적으로 프로그램하는데 사용된다.
칼럼 및 로우카운터(264,266)는 제1RAM(214)을 어드레스 지정하는데 사용되고, 칼럼 및 로우카운터(268,270)는 제2RAM(216)을 어드레스 지정하는데 사용된다.
명령 디코더(238)는 명령세트에 의해 결정된 로우 클럭 주파수에서 로우 클럭을 공급한다. 이러한 로우 클럭 주파수는 영상신호 주사선 주파수 또는 프로그래밍에 따르는 어떤 다른 주파수(전자는 설명의 목적으로 가정됨)일 수도 있다. 상기 로우 클럭 주파수는 "÷2"(272)에 의해 반으로 감소된다. 이와 마찬가지로, 픽셀 클럭은 그것의 주파수가 "÷2"(274)에 의해 반으로 감소된다. 스위치(S1,S3)의 상태에 따라서, 원래의 주파수 또는 이것의 반감된 주파수의 로우 클럭이 로우 카운터(266,270)에 클럭 입력으로서 인가된다.
이와 유사하게, 스위치(S2,S4)에 따라서, 원래 주파수 또는 이것의 반감된 주파수의 픽셀 클럭이 칼럼 카운터(264,268)에 클럭 입력으로서 인가된다. 라이트 사이클 클럭(위상지연수단(274)에 의해 위상 지연된 픽셀 클럭으로 구성)은 NAND 게이트(260)가 인에이블될 때 제1RAM(214)의 R/
Figure kpo00005
입력에 인가되고, NAND 게이트(262)가 인에이블될 때 제RAM(216)의 R/
Figure kpo00006
입력에 인가된다.
제3도는 간단한 형태로 필터논리장치 모듈의 구조를 도시한 블록도이다. 제3에 구조를 구체적으로 도시하지 않았지만 필터논리장치(200)의 제어 입력(202)에 인가된 4비트의 어드레스와 8비트의 데이터는 적절히 디코드되어 필터논리장치 모듈에 제공된 래치들(도시생략)에 기록된다. 또한, 상기와 같이 구성된 필터논리장치는 다른 프로그래머블 수단 즉, 어드레스 가능한 리드 온리 메모리(ROM) 및 프로그래머블 파이프라인 레지스터의 형태로 룩업테이블(look-up table)을 포함한다. 어떤 경우든, 복수의 제어신호(제3도는 C로 표시)가 얻어진다. 이러한 제어신호는 m x m 탭(tap) 2-D 디지털 필터(300)(여기서 m은 복수의 정수, 바람직하기로는 최소 5의 값을 가짐)에 입력으로서 인가된다. 상기와 같이 구성된 피라미드 프로세서에 사용된 2-D 디지털 필터는 입력-웨이트(weighted) 수평 디지털 필터와 출력-웨이트 수직 필터로 구성된 분리 가능한 필터이다. 제3도에 도시한 바와같이, 버스(302)를 통하여 디지털 필터(300)에 인가된 제어신호 C는 2-D 디지털 필터(300)의 수직 및 수평성분 필터의 커넬(kernel) 웨이팅 함수(weighting function)에 대한 진연 제어와 m x m 프로그래머블 계수를 제공하는데 사용된다.
필터논리장치 모듈의 IN1의 영상 입력은 MUX(304)에 제1입력으로서 인가되고, "0단어(zero word)"발생기(306)의 출력은 MUX(304)에 제2입력으로서 인가된다. MUX(304)에 인가된 제어신호 C는 상기 인가된 제1, 제2입력중 어느 것이 MUX(304)의 출력에 전송되어 디지털 필터(300)에 대한 필터 입력을 구성하는가를 결정한다.
공지된 바와같이, 출력-웨이트 수직 디지털 필터는 선택된 양만큼 필터 입력 픽셀 스트림을 지연시키기 위한 프로그래머블-길이 지연수단(예를들면, 시프트 레지스터)을 포함한다. 설명을 목적으로, 상기 선택된 양은 적어도(m-1) 수평 주사선 기간 H이고, m 연속 주사선에서의 대응하는 수직으로 배열된 픽셀들은 서로 동일시간내에서 유용하도록 먼저 수직필터의 커넬웨이팅 함수의 m 계수 각각에 의해 곱해지고 그 다음에 합해지는 것으로 가정한다(이러한 출력-웨이트 디지털 수직 필터 구조의 블록도가 상기 계류중인 Carlson등에 의한 출원에 도시되어 있음). 본 발명은 선택 가능한 소정의 수평 주사선 기간 H수만큼 필터(300)에 대한 필터 입력 픽셀 스트림을 지연하도록 2-D 디지털 필터(300)의 수직 필터부분의 종래의 지연수단을 이용한다. 지연된 필터 입력을 제공하도록 2-D 디지털 필터(300)의 수직 필터부분의 지연수단을 이용하는 것이 하드웨어를 절약한다할지라도 이와는 달리, 지연된 필터 입력은 2-D 디지털 필터(300)의 부분이 아닌 지연수단에 의해 얻어질 수도 있다.
상기 계류중인 Carlson 등에 의한 출원에 기재된 버트피라미드 및 FSD 피라미드를 구성하는데 사용되는 저주파통과 필터에 이용된 커넬웨이팅 함수는 공간적으로 한정되어있고 또한 대칭적이다. 또한, 커넬웨이팅 함수 계수의 상대값이 소위 "동등 기여(equal contribution)"를 제공하도록 선택된다. 이러한 이유 때문에, 각 차원에의 탭 m의 수는 실질상 항상 홀수이다(예를들면 5). 특히, 지연된 필터입력에 의해 제공된 지연기간은 제1값(m-1) H/2 와 제2값(m-1) H 사이의 지연 제어 신호에 따라서 선택된다. 따라서, m은 5와 동등하다고 가정한다면, 디지털 필터(300)에 인가된 지연 제어신호의 프로그래밍에 따라서 지연기간은 2수평 주사선 기간 또는 4수평 주사선 기간이 된다.
MUX(308)는 그것에 제1입력으로서 인가된 제2영상 입력 신호 IN2를 갖고, 그것에 제2입력으로서 인가된 디지털 필터(300)로부터 얻은 지연된 필터 입력을 갖는다. MUX(308)에 인가된 제어신호의 프로그램된 값에 따라서, MUX(308)의 제1 입력 또는 제2입력은 그것의 출력으로 전송된다. 이 MUX(308)로부터의 출력은 지연수단(310)에 의해 (m-1)/2 픽셀 기간에 만큼 지연되며, 이어서 (312)에 대한 제1입력으로서 그리고 MUX(314)에 대한 제1입력으로서 인가된다. 상기 디지털 필터(300)로부터의 필터된 출력은 제3도에 도시한 필터논리장치 모듈의 OUT1의 단자 및 ALU(314)에 제2입력으로서 인가된다. 제3도에 도시한 바와 같이 , m x m 탬 2-D 디지털 필터(300)는 필터된 출력 스트림과 필터 입력 스트림의 대응픽셀들 간에 (m-1)H/2+(m-1)/2에 동등한 지연을 이상적으로 삽입한다(실제로 이러한 지연은 분리가능한 수직 및 수평 필터의 파이프라이닝(pipelining)으로 인해 다소 더 길어질 수도 있음). 따라서, m은 5라고 가정하면, 이 이상적인 지연은 2수평 주사선 기간과 2픽셀 기간을 합한 것과 동일하게 된다. ALU(314)의 출력은 MUX(312)에 제2입력으로서 인가된다.
ALU(314)에 인가된 제어신호의 프로그램된 값에 따라서, ALU(314)는 그 출력에 그 제1 및 제2입력에 동시에 인가된 각각의 픽셀값의 합과 동일한 픽셀값을 제공하는 합산기로서 동작하든지, 또는 이와는 달리 동시에 그 제1입력에 인가된 픽셀 값으로부터 감산된 제2입력에 인가된 픽셀 값과 도일한 픽셀값을 그 출력에 공급하는 감산기로서 동작한다. MUX(312)는 그것에 인가된 제어신호의 프로그램된 값에 따라서 제3도에 도시한 필터논리장치 모듈의 OUT2에 그 제1 또는 제2입력을 전송한다.
제4a 내지 제4c도는 각기 필터논리장치(200)(하나 또는 둘의 제3도의 필터논리장치 모듈로 구성됨)가 버트 피라미드 분해기단, FSD 피라미드 분해기단 또는 피라미드 합성기판으로서 동작하도록 프로그램 될 수 있는 방법을 나타낸다. 제4a 내지 제4c도에 시용된 입력 및 출력신호 표시에 사용된 용어는 상기 계류중인 칼슨(Carlson) 등에 의한 출원에 사용된 것과 동일하다.
구체적으로, 상기 칼슨등에 의한 계류 출원에 기재된 바와같이, 경우에 따라서, 버트 피라미드 분해기, FSD 피라미드 분해기 또는 피라미드 합성기는 N단으로 구성되며 여기서 N은 복수의 정수이다. 버트 또는 FSD 피라미드 분해기단의 단 K에 대한 가우스 입력신호(여기서 K는 1과 N 사이의 값)는 GK-1로 표시된다. 상기 버트 또는 FSD 피라미드 분해기단의 단 K로부터의 가우스 출력신호는 GK로 표시되며, 이 버트 및 FSD 분해기단의 단 K로부터의 라플라스 출력신호는 LK-1로 표시된다.
피라미드 합성기의 단 K에 대한 가우스 입력신호는 G'K로 표시되고, 이 피라미드 합성기의 단 K에 대한 라플라스 입력신호는 K'K-1로 표시되며, 상기 피라미드 합성기의 단 K로부터의 가우스 출력신호는 G'K-1로 표시된다. 제4a, 4b 및 4c도에서 각각의 입력신호 GK-1, G'K및 L'K-1은 제2도의 필터논리장치(200)에 대한 입력신호를 구성하는 반면에, 제4a, 4b 및 4c도의 각각의 출력신호 GK, LK-1및 G'K-1은 제2도의 필터논리장치(200)로 부터의 출력신호를 구성한다.
제4a도에 도시된 바와같이, 버트 피라미드 분해기 단 K는 두 개의 제3도의 필터논리장치 모듈(400-1a, 400-2a)로 구성된다. GK-1입력신호는 모듈(400-1a)의 IN1에 인가된다. 이 모듈(400-1a)의 출력 OUT1에서 얻어진 GK출력신호는 또한 모듈(400-2a)의 IN1에 입력으로서 직접 전송된다. 상기 모듈(400-1a)의 OUT1에서의 출력은 모듈(400-1a)의 IN2에 입력으로서 전송되고, LK-1출력은 모듈(400-2a)의 OUT2에서 얻어진다.
제4a도에 도시한 바와같이, 각 모듈(400-1a, 400-2a)의 각각의 구성 요소(300,304,308,312,314)는 서로 상이하게 프로그램된다. 모듈(400-1a)의 경우에, MUX(304)는 그 제1입력에 인가된 모든 GK픽셀 각각을 필터(300)의 필터 입력으로 전송하도록 프로그램된다. 모듈(400-2a)의 경우에, MUX(304)는 그것의 제1입력과 제2입력을 교대로 스위칭하도록 프로그램되며, 이에 의하여 그것의 제1입력에 인가된 GK픽셀중 하나 걸러 하나씩만을 필터(300)의 필터 입력에 전송하는데 반하여, GK픽셀의 교번쌍 대신 0값의 픽셀을 필터(300)의 필터 입력에서 대치한다. 모듈(400-1a)의 MUX(308)는 지연된 필터 입력을 그것의 지연수단(310)으로 전송하도록 프로그램되는 반면에, 모듈(400-2a)의 MUX(308)는 그것의 IN2 입력을 그것의 지연수단(310)으로 전송하도록 프로그램된다. 모듈(400-1a)의 필터(300)의 지연제어는 (m-1)H의 지연(가정된 예에서 4수평 주사선 기간)을 제공하도록 프로그램되는 반면에, 지연된 필터 입력이 모듈(400-2a)에는 활용되지 않기 때문에 모듈(400-2a)의 필터(300)의 지연 제어에 대하여 프로그래밍하는 것은 중요하지 않다. 모듈(400-1a)의 MUX(312)는 그것의 지연 수단(310)의 출력을 그것의 OUT2로 전송하도록 프로그램된데 반하여, 모듈(400-2a)의 MUX(312)는 그것의 ALU(314)의 출력을 그것의 OUT2로 전송하도록 프로그램된다. 모듈(400-1a)의 ALU(314)에 대한 프로그래밍은 ALU(314)가 모듈(400-1a)에서는 활용되지 않기 때문에 중요하지 않다. 그러나, 모듈(400-2a)의 ALU(314)는 감산기로서 동작하도록 프로그램된다(즉, 모듈(400-2a)의 OUT2로부터 얻어진 각 LK-1픽셀의 값은 모듈(400-2a)의 ALU(314)의 제1입력에 동시에 인가된 대응 픽셀로부터 감산된 상기 모듈(400-2a)의 ALU(314)의 제2입력에 인가된 모듈(400-2a)의 필터(300)의 필터 출력으로 부터의 각 픽셀 값에 해당한다).
하나의 예외로서, 제4a도에 도시한 버트 피라미드 분해기 단 K는 상기 계류중인 Carlson등에 의한 출원이 기재된 버트 피라미드 분해기의 각 단에 의해 수행되는 모든 기능을 수행한다. 구체적으로, 모듈(400-1a)의 필터(300)는 버트 피라미드 분해기 단 k의 콘 볼루션 필터(convolution filter)로서 동작하고, 모듈(400-2a)의 MUX(304)와 필터(300)는 버트 피라미드 분해기 단 K의 신장 필터(expansion filter) 및 보간 필터(interpolation filter)로서 동작하며, 모듈(400-1a, 400-2a)의 지연수단(310)과 함께 모듈(400-1a)의 필터(300)의 지연된 입력은 버트 피라미드 분해기 단 K의 지연수단으로서 동작하며, 모듈(400-2a)의 ALU(314)는 버트 피라미드 분해기 단 K의 감산 수단으로서 동작한다. 그러나, 제4a도에 도시한 버트 피라미드 분해기단은 모듈(400-1a)의 필터(300)로부터 콘볼류션된 필터 출력을 부샘플하기 위한 데시메이션(decimation) 수단을 포함하지는 않는다(모듈(400-1a)의 OUT1에서 GK신호를 구성함). 그러나, 이하에서 구체적으로 기술되듯이 이 GK신호는 제2도의 필터논리장치(200)의 외측에 위치한 최종점에서 데시메이트(decimate)된다. 한편, 모듈(400-2a)의 보간필터(300)에 입력으로서 인가된 모듈(400-2a)의 MUX(304)로부터의 출력은 모듈(400-2a)의 MUX(304)에 제1입력으로서 인가된 GK신호의 픽셀의 교번쌍 대신에 0값 픽셀을 대치하는 것에 의해 신장됨과 동시에 실제로 데시메이트 된다.
또한, 모듈(400-1a)의 필터(300)의 지연입력, 모듈(400-1a)의 지연수단(310) 및 모듈(400-2a)의 지연수단(310)에 의해 제공된 전체 지연은 (m-1)H+(m-1)-4 수평 주사선 기간+4픽셀 기간이다. 이것은 모듈(400-1a)의 필터(300) 및 모듈(400-2a)의 필터(300)에 의해 삽입된 전체 지연에 정확히 동일하며, 모듈(400-2a)의 ALU(314)의 제1, 제2입력에 인가된 대응 픽셀들이 서로 동시에 항상 발생하는 것을 보장한다.
제4b도에 도시한 FSD 피라미드 분해기단 경우는 오직 단일 모듈(400-b)만을 필요로 한다. 모듈(400-b)의 각각의 MUX(304,308)는 모듈(400-1a)의 각 MUX(304,308)에 동일한 방법으로 프로그램되며, 모듈(400-b)의 ALU(314)는 모듈(400-2a)의 ALU(314)에 동일한 방법으로 프로그램된다. 그러나, 필터(300)의 지연제어는 (m-1)H/2의 지연 입력에 지연을 제공하도록 프로그램된다. 따라서, 지연 입력 및 지연수단(310)에 의해 제공된 전체 지연은 (m-1)H/2+(m-1)/2―가정된 경우로 2수평 주사선 기간+2 픽셀 기간이다. 이 전체지연(필터(300)에 의해 삽입된 지연에 정확히 동일함)은 대응 픽셀들이 모듈(400-b)의 ALU(314)의 제1 및 제2입력에 인가되는 것을 보장한다.
제4c도에 도시한 피라미드 합성기 단 K는 오직 단일 모듈(400-c)로 구성된다. 모듈(400-c)의 각각의 입력(IN1, IN2)에 인가된 두 개의 입력(G'K, L'K-1)의 대응 픽셀들은 서로 동시에 발생되지 않고, 서로에 대하여 타임스큐우(time skew)된다. 구체적으로, 각 L'K-1픽셀은 그것의 대응 G'K픽셀에 대하여 (m-1)H/2에 해당하는 양(가정된 경우로 2수평 주사선 기간)만큼 지연된다. 그러나, 이러한 타임 스큐잉은 모듈(400-c)에서 발생되지 않고, 신호 처리 시스템(이하 기재될 것과 같이)의 어느 다른 점에서 발생된다.
모듈(400-c)의 각각의 MUX(304,308,312)는 전술한 모듈(400-2a)의 각각의 MUX(304,308,312)와 동일한 방법으로 프로그램된다. 필터(300)로부터의 지연 입력이 모듈(400-c)에는 사용되지 않기 때문에, 지연제어가 프로그램되는 방법에 대하여는 중요하지 않다. 그러나, 모듈(400-c)의 ALU(314)는 감산기보다는 오히려 합산기로서 동작하도록 프로그램된다.
제2도에 도시한 피라미드 프로세서 동작의 제1 실시예와 같이, 필터논리장치(200)는 FSD 피라미드 분해기단으로서 동작하도록 프로그램된 단일 필터논리장치 모듈(400-b, 제4b도)로 구성되는 것으로 가정한다. 또한, 피라미드 처리장치(100)에 대한 영상 입력신호는 텔레비젼 카메라(108)에 의해서 인가되며, 외부 아날로그 프로세서(106)(제1도에 도시됨)에 입력으로서 접속선(110)을 통하여 인가된 NTSC 아날로그 영상신호의 각 연속프레임의 두 개의 비월주사(interlace)된 피일드중 제1 신호만을 나타내는 8비트 디지털 영상신호로 가정한다. 감시 및 로봇 시스템의 화상처리를 하기 위해서는, 각 연속 프레임의 두 개의 비월 주사된 피일드중 하나만을 사용하는 저(lower)화상 분해가 일반적으로 적당하다.
이러한 저화상 분해가 적당할 때 또 다른 이익은 영상신호의 각 비월-주사된 프레임을 피라미드 처리장치(100)에 의한 처리에 앞서 순차 주사 포맷(format)으로 변환하는 것이 필요하지 않다는 것이다. 이러한 하드웨어의 절약은 이러한 시스템의 복잡성 및 가격을 저하시킨다.
전술한 가정에 따라서, 영상입력은 픽셀 샘플들의 연속 스트림으로 구성되어지는 안다는 것이 명백하다. 대신에, 영상신호의 각 연속 프레임의 제1피일드 기간(1/60sec.)동안 발생하는 일련의 픽셀 샘플은 화상정보 블록을 구성한다. 화상 정보의 연속 블록은 빈(void)기간에 의해 서로로부터 분리되며, 상기 빈기간은 피라미드 처리장치(100)에 영상입력으로서 인가된 영상신호의 각 연속프레임의 각각의 제2 피일드 기간(1/60 sec.)동안 발생한다. 그러나, 피라미드 처리장치(100)는 이러한 영상 입력 화상정보를 영상신호의 각 연속 프레임의 제1 및 제2 피일드 기간동안 연속적으로 처리한다.
구체적으로, MUX(206,208,210,212)와 제1, 제2RAM(214,216)이 다음과 같은 방식으로 동작하도록 프로그램된다.
각 연속 프레임의 제1 피일드 동안, 프레임의 화상정보의 블록을 형성하는 일련의 픽셀 샘플들은 필터논리장치(200)의 IN1 입력에 일련의 픽셀 샘플을 전송하는 MUX(206)에 영상입력으로 인가된다. 이때에, 필터논리장치(200)는 피라미드의 제1단으로서 동작하며, 그후에 이 필터논리장치(200)의 IN1에 인가된 일련의 픽셀 샘플은 피라미드에 대한 G0입력을 구성한다. 이로인해 필터논리장치(200)(제4b도에 도시)의 OUT1에서 G1이 얻어지며, OUT2에서 L0가 얻어진다.
MUX(210)는 OUT2로부터의 L0를 프로그래머블 지연수단(238)을 통해서 피라미드 처리장치(100)로부터의 영상출력(226)으로 전송한다(이하에 기술하는 바와 같이, 제1도의 신호처리시스템에 의해 또한 처리될 수도 있음). 데시메이트되지 않은 OUT1에서의 일련의 G1 픽셀 샘플은 MUX(212)를 통해서 제1RAM(214)에 라이트 입력으로서 전송된다. 그러나, 칼럼 카운터(264) 및 로우 카운터(266)는 "-2"(274) 및 "-2"(272)로부터 각기 얻어진 클럭신호에 의해 증분된다(즉, 칼럼 카운터(264)는 픽셀 클럭 주파수의 반에서 증분되고, 로우 카운터(266)는 로우 클럭 주파수의 반에서 증분됨).
이것은 제1RAM(214)에 기억될 화상의 수평 주사선중 하나 걸러 하나에서의 G1샘플들중 하나 걸러 하나만을 발생시킨다(이에의해 수평 및 수직 화상 차원에서 필요한 데시메이션을 제공함). 따라서, 필터논리장치(200)의 OUT1에서 나타난 모든 G1샘플들중 1/4만이 제1RAM(214)에 기억된다. 이 처리는 영상신호의 각 연속 화상 프레임의 제1피일드 기간이 끝날때까지 계속된다. 각 연속 화상 프레임의 제2피일드 기간의 초기에, 칼럼 카운터(264) 및 로우 카운터(266)는 제2피일드 기간의 1/4기간에서 제1RAM(214)으로부터 기억된 G1 샘플들 모두를 순차적으로 판독하도록 전체 픽셀 클럭 주파수 및 전체 로우 클럭 주파수에서 각기 클럭된다. 이후에 MUX(206)는 제1RAM(214)으로부터 판독된 G1픽셀 샘플들을 필터논리장치(200)의 IN1 입력으로 전송하도록 프로그램된다. 이로 인하여 필터논리장치(200)의 OUT1에 나타나는 G2샘플 및, OUT2에 나타나는 L1샘플이 얻어진다.
L0신호에 관하여 전술한 바와 같은 방식으로 동작되는 MUX(210)는 프로그래머블 지연수단(228)을 통하여 L1신호를 영상출력(226)으로 전송한다. 그러나, 이때 MUX(212)는 OUT1으로부터의 G2픽셀 샘플들을 제2RAM(216)에 대한 라이트 입력으로서 전송하도록 프로그램된다. 제2RAM(216)은 그것의 각각의 라이트 및 리드 사이클 동안 제1RAM(214)에 관하여 전술한 바와 유사한 방식으로 동작된다. 따라서, 수평 및 수직으로 데시메이트된 G2샘플(G0샘플수의 1/16에 해당함)이 먼저 기억되고, 이어서 기억된 G2샘플이 제2피일드 기간의 1/16에서 판독되며 MUX(206)를 통하여 필터논리장치(200)의 IN1으로 전송된다.
이러한 처리과정은 피라미드의 연속 단들의 각각에 대하여 계속되며, 제1 및 제2RAM(214,216) 각각은 MUX(212)를 통하여 필터논리장치(200)의 OUT1으로부터 전송된 가우스 출력 픽셀 샘플을 데시메이트 및 저장하도록 교대로 사용된다.
상기 계류중인 Carlson 등에 의한 출원에 상세히 기재된 바와 같이, N단 피라미드 분해기로부터 분해된 신호는 L0, L1…LN-1및 GN으로 구성된다. 지금까지 기재한 바와 같이, 피라미드 처리장치(100)는 라플라스 분해된 부스팩트럼 신호 L0, L1…LN-1의 각각을 피라미드 처리장치(100)의 영상출력(226)으로 순차적으로 전송할 것이다. 동시에 LN-1은 필터논리장치(200)의 OUT2로부터 MUX(210) 및 프로그래머블 지연수단(238)을 통하여 영상출력(226)으로 전송되고, 나머지 부스팩트럼 신호 GN은 필터논리장치(200)의 OUT1으로부터 MUX(212)를 통하여 데시메이트된 형태로 두 개의 RAM(214,216)중 하나에 기억을 위해 전송된다. 기억된 데시메이트된 GN픽셀 샘플을 독출하여 또 다른 처리과정없이 그것을 영상출력(226)으로 전송하는 것이 이제 필요하다. 이것을 수행하기 위해서는 전술한 것과는 다른 약간 상이한 프로그래밍이 필요하다.
구체적으로, 필터논리장치 모듈(400-b)의 MUX(308,312)는 그들의 각 제1입력에 결합하도록 이제 프로그램된다(이에의해 픽셀 지연수단(310)을 통해 필터논리장치(200)의 IN2로부터 OUT2까지의 경로가 연장됨). 또한, MUX(208)는 독출된 데시메이트된 GN픽셀 샘플을 필터논리장치(200)의 IN2로 전송하도록 프로그램되고, MUX(210)는 OUT2를 프로그래머블 지연수단(228)을 통하여 영상출력(226)으로 전송하도록 프로그램된다. 이 방식으로 데시메이트된 나머지 신호(GN)는 피라미드 처리장치(100)의 영상출력(226)에 도달한다.
일반적으로, 피라미드 처리장치(100)가 이용된 신호처리시스템(예를들면, 제1도에 도시된 신호처리시스템)의 동작은 본 발명의 일부는 아니다. 그러나, 대부분의 경우 L0, L1…LN-1및 GN(제1도에서 접속선(138)에서 나타남)으로 구성되는 피라미드 처리장치(100)로부터의 피라미드 분해된 영상출력은 ALU(104)를 통하여 기억하기 위해(원래의 형태 또는 ALU(104)에 의한 변경 및 수정후) 외부프레임 기억장치(102)중 선택된 하나로 통상 전송된다. 피라미드 분해된 신호 L0, L1…LN-1및 G0가 기억되는 것에 의해 피라미드 처리장치(100)가 피라미드 합성기로서 나중에 동작하여 G'0신호를 재구성함을 알 수 있다.
필터논리장치(200)가 제4a도의 두 개의 모듈(400-1a, 400-2a)(제4b도의 단일 모듈(400-b)과 다름)로 구성되는 것과는 다르게, 버트 피라미드 분해를 수행하는 피라미드 처리장치(100)의 동작은 FSD 피라미드 분해에 관하여 전술된 것과 동일하다.
피라미드 처리장치(100) 동작의 제2 실시예는 N단 피라미드 합성을 수행하도록 제4c도의 단일 모듈(400-c)에 도시한 구성을 갖는 필터논리장치(200)를 사용하는 것이다. 이 경우에, 분해된 신호 G'N, LN-1'…L1및 L0는 제1도의 세 개의 외부프레임 기억장치중 하나에 기억되는 것으로 가정된다. 이 처리과정은 외부프레임 기억장치(102)중 하나의 기억장치로부터 피라미드 처리장치(100)의 제1RAM(214)에 전송되는 나머지 신호 G'N로 시작한다. 이것은 G'N나머지 신호 팩셀 샘플을 멀티플렉서(104)를 통하여 전송하여 피라미드 처리장치(100)에 8비트 입력들중 하나로서 접속선(122,124)(제1도에 도시된 바와 같이)을 통하여 인가하는 것에 의해 수행된다. 동시에, MUX(312) 및 필터논리장치(200)의 모듈(400-c)은 그것의 제1입력을 그것의 출력에 결합하도록 일시적으로 프로그램되는 반면에(이에의해 IN2와 OUT2 사이의 직접 경로가 픽셀 지연수단(310)을 통하여 연장됨), MUX(208)는 G'N영상출력을 IN2로 전송하도록 프로그램되고, MUX(210)는 OUT2에 도달한 G'N나머지 신호를 전체 칼럼 및 로우 클럭 주파수에서 RAM(214)에 대한 라이트 입력으로서 전송하도록 프로그램된다. 일단 이러한 일차적인 기능이 수행되며, MUX(312)는 그것의 제2입력을 그것의 출력에 결합하도록 프로그램된다(제4c도의 모듈(400-c)의 구성에 도시한 바와 같이).
다음에, 제1RAM(214)에 기억된 G'N신호는 1/2컬럼 및 로우 클럭 주파수에서 독출되고 MUX(206)를 통하여 IN1에 인가되는 반면, 동시에, 외부 프레임 기억장치(102)에 기억된 LN-1신호는 전체 칼럼 및 로우 클럭 주파수에서 독출되고 영상 입력버스(222) 및 MUX(208)를 통하여 IN2에 인가된다. 그러나, 외부 프레임 기억장치(102) 및 제1RAM(214)의 독출된 타이밍 제어에 대한 각 프로그래밍은 제1RAM(214)으로부터 독출된 G'N신호가 외부프레임 기억장치(102)로부터 독출된 LN-1' 신호에 대하여 정확히 2수평 주사선 기간만큼 지연되도록 한다. 이로인해, 합산기에 제2입력으로서 인가된 필터(300)로부터의 필터된 G'N출력의 각 필터 샘플이 합산기(314)(제4c도에 도시된 바와 같이)에 제1입력으로서 인가된 그것의 대응 픽셀 샘플과 동시에 발생하게 된다.
결국, 필터논리장치(200)는 그것의 OUT2에서 GN-1'신호를 얻는다. 제2RAM(216) 및 MUX(210)는 이 GN-1'신호를 제2RAM(216)에 라이트 입력으로서 인가하도록 프로그램된다.
이러한 전 과정은 외부프레임 기억장치(102)로부터 독출되어 영상 입력버스(222) 및 MUX(208)를 통하여 IN2에 인가되는 기억된 LK-2' 신호 및, 제2RAM(216)으로부터 독출되어 MUX(206)를 통하여 IN1에 인가되는 기억된 GN-1'신호로 반복된다. 결국, GN-1'신호는 OUT2에서 얻어져서 MUX(210)를 통하여 제1 MUX(214)에 라이드 입력으로서 인가된다.
전술된 과정이 반복될 수도 있다(여기서 제1 및 제2 RAM(214,216)은 OUT2에서 얻어진 각각의 연속된 저(lower) G'신호를 기억하기 위해 교대로 사용되고, 이러한 RAM으로부터 독출되 그것의 기억된 G'K신호를 MUX(206)를 통하여 IN1으로 전송하는 것을 수반함과 동시에, 그것의 결합된 LK-1' 신호가 프레임 기억장치(102)로부터 독출되 버스(222) 및 MUX(208)를 통하여 IN2에 인가됨). 이러한 반복되는 과정은 G0'신호(즉, 완전히 재기억된 신호가 합성됨)가 결국 필터논리장치(200)의 OUT2에서 얻어질때까지 계속된다.
상기와 같이 G0'신호가 발생할 때, MUX(210)는 제1도에 도시한 신호처리시스템의 나머지부분에 의한 사용을 위해 G0'신호를 프로그래머블 지연수단(228)을 통하여 피라미드 처리장치(100)의 영상출력(226)으로 전송하도록 프로그램된다. 예컨대, 합성된 G0'신호는 ALU(104)에 의한 또다른 처리 유무, 그리고 외부프레임 기억장치(102)의 또다른 지연 유무에 따라 재기억된 화상을 모니터(128)에 의해 표시하기 위해 사용될 수도 있다. 이와는 달리, 상기 합성된 신호(G0')는 어느 다른 이용장치(도시생략)에 인가될 수도 있다.
지금까지, 피라미드 처리장치는 NTSC 영상신호의 연속 화상 프레임 각각의 제1피일드만으로 구성되는 영상신호 입력에 대해 동작하는 것으로 가정하였다. 그러나, 이것은 여기에 반드시 제한되지 않는다. 몇몇의 경우에 있어서, 즉 필요한 화상 정보의 양이 아주 작을 경우에, 피라미드 처리장치에 대한 영상 입력신호는 NTSC신호의 연속 프레임들의 교번쌍중 하나의 피일드만으로 구성될 수 있다(즉, 새로운 정보가 제공되는 각각의 1/60sec. 피일드 기간이 3/60sec. 빈 기간을 수반함). 이러한 경우에는, 시분할 다중화방식을 사용하면 단일 모듈로만 구성된 필터논리장치(200)로 버트 피라미드 분해기를 수행하기 위한 충분한 시간이 된다. 구체적으로, 단일 모듈이 GK'신호를 제공하도록 필터 모듈(400-1a)(제4a도)로서 먼저 프로그램되고, 이 신호는 제1 및 제2 RAM(214,216)중 하나에 기억된다. 그 다음에, 단일 모듈이 모듈(400-2a)(제4a도)로서 프로그램되며, 기억된 GK'신호는 그것이 기억된 제1, 제2 RAM(214,216)중 하나로부터 독출되어 모듈(400-2a) 구성의 단일 모듈에 입력으로서 인가되고, 이에의해 출력으로서 LK-1신호를 얻는다.
피라미드 처리장치(100)는 NTSC 영상신호가 형태면에서 디지털 식으로 샘플된 순차주사 영상신호(progressivescan video signal)로 변환된 후에 완전한 NTSC 영상신호에 대해 동작할 수 있도록 또한 구성될 수 있다. 이것을 수행하는 데는 두가지 방법이 있다. 제1방법은 순차-주사 영상신호를 제1 및 제2 채널로 분리하는 것인데, 여기서 제1 채널은 순차-주사 영상신호의 연속 프레임들중 교번쌍만으로 구성되고, 제2채널은 순차-주사 영상신호의 나머지 프레임들로 구성된다. 연속 프레임의 픽셀 샘플들은 각각의 연속적으로 인접한 1/60sec. 프레임 기간 간격동안 발생하는 순차-주사 영상신호 G0을 구성한다. 각 채널들은 자체의 피라미드 처리장치(100)로 공급된다(제1채널의 피라미드 처리장치의 동작은 제2채널의 피라미드 처리장치의 동작에 대하여 하나의 피일드 기간만큼 지연됨). 제2방법은 데이터압축기(compressor)의 출력에서 각 연속프레임이 제1의 1/120sec. 기간동안 발생하고 이후 제2의 1/120sec. 기간동안 발생하도록 데이터 압축기를 통하여 순차-주사 영상신호(G0)를 통과시키는 것이다.
이로인해, 단일 피라미드 처리장치(100)는 2배의 클럭 주파수에서 동작하게 된다.
지금까지, 본 발명은 2차원 공간 화상 정보로 구성된 화상에 관하여 기재되었다. 그러나, 본 발명은 2차원 이하 또는 이상을 갖는 샘플된 일시 신호의 정보 성분에 따라 동작하도록 구성될 수도 있다. 따라서, 일반적으로 본 발명의 원리는 각 연속시간 사이클동안 적어도 하나의 블록이 n차원 정보 성분을 형성하는 일련의 일시 신호 샘플들에 대하여 동작하기 위한 디지털 기술을 이용한 프로그래머블 피라미드 처리장치에 적용될 수 있다. 여기서 n은 적어도 1인 주어진 정수이며, 각 시간 사이클은 적어도 열에 있어서 일시 신호 샘플들의 수만큼 큰 특정수의 샘플기간으로 이루어진다. 또한, 피라미드 처리장치(100)는 상기 전술한 버트 피라미드 분해기, FSD 피라미드 분해기 또는 피라미드 합성기에 속하는 알고리즘을 수행하는 것만으로 한정되지 않는다.
피라미드 처리장치(100)는 또한 프로그래머블 필터논리장치에 인가된 디지털 제어신호의 값에 따라서 그것에 대한 하나 또는 그 이상의 샘플된 신호 입력 세트의 특정된 선택가능한 기능으로서 그것으로부터 하나 또는 그 이상의 샘플된 신호 출력세트를 얻기위해 프로그래머블 필터논리장치를 사용하는 임의의 다른 요구되는 피라미드 알고리즘을 수행하도록 이용될 수도 있다. 필터논리장치는 제3도에 도시한 구조를 갖는 하나 또는 그 이상의 프로그래머블 필터논리장치 모듈로 구성될 수도 있고, 또는 이와달리 필터논리장치는 제3도에 도시한 구조와는 다른 구조를 갖는 하나 또는 그 이상의 프로그래머블 필터논리장치 모듈로 구성될 수도 있다.
추가로, 본 발명의 프로그래머블 기술은 피라미드 처리에 추가하여 다른 형태의 다중 분해처리를 수행하는데 유용하다. 예를 들면, 본 발명은 부영역(sub-area) 크기의 역함수에 따라 변하는 분해능을 가진 화상의 선택된 부영역을 샘플링하는데 특히 유용하다.

Claims (12)

  1. 디지탈 기술을 이용하여 서로 다른 각각의 분해 레벨에서 각각의 연속시간 사이클 동안 n이 주어진 적어도 1인 정수인 n차원 정보 성분의 블록을 형성하는 연속적으로 발생하는 각각의 일련의 일시 신호 샘플을 처리하기 위한 것으로서, 상기 각각의 일련의 일시 신호 샘플은 각각의 정보 성분 블록을 나타내고, 상기 각각의 연속 시간 사이클은 적어도 상기 각 일련의 일시 신호 샘플의 수 만큼 큰 특정수의 샘플 기간으로 구성한 지연실시간 다중 분해신호 처리장치(100)에 있어서, 제어입력(202)에 인가된 제1디지털 제어신호의 값에 따라 각 연속시간 사이클 동안 그의 입력(IN1, IN2)에 인가된 하나 이상의 샘플된 신호 입력세트의 선택 가능한 특정 기능을 나타내는 하나 이상의 샘플된 신호 출력 세트(L0)를 얻기 위해 상기 각각의 분해 레벨에서 상기 연속적으로 발생하는 일시 신호 샘플의 처리를 순차적으로 수행하는 프로그래머블 필터논리장치(200)와; 각각이 상기 n차원의 각각에서 어드레스 분리가 가능하고, 래치(252 내지 258)를 통하여 인가된 제2 디지털 제어신호의 값에 따라 제어가 가능한 복수의 어드레스가능 리드/라이트 메모리수단(214, 216)과; 상기 프로그래머블 필터논리장치의 각 출력(out1, out2)과 개별적으로 결합된 멀티플렉서(MUX,210,212)의 제1세트와, 상기 프로그래머블 필터논리장치의 각 입력(IN1, IN2)과 개별적으로 결합된 멀티플렉서(206,208)의 제2세트를 가진 프로그래머블 결합수단을 구비하는데, 상기 멀티플렉서는 상기 프로그래머블 필터논리장치의 출력과 개별적으로 결합된 상기 멀티플렉서의 제1세트중 하나를 통하여 상기 적어도 2개의 메모리수단중 선택된 하나에 라이트 입력으로서 임의의 필터논리장치의 출력을 선택 결합하고, 상기 프로그래머블 필터논리장치의 입력과 개별적으로 결합된 상기 멀티플렉서의 제2세트중 하나를 통하여 상기 프로그래머블 필터논리장치의 입력중 선택된 하나에 상기 적어도 2개의 메모리수단중 임의의 하나의 리드출력을 선택 결합하며, 상기 프로그래머블 필터논리장치의 출력 및 상기 프로그래머블 필터논리장치의 입력중 선택된 하나와 개별적으로 결합된 상기 멀티플렉서의 제1 및 제2 세트중 각각의 하나를 통하여 상기 프로그래머블 필터논리장치의 입력중 임의의 선택된 하나에 임의의 프로그래머블 필터논리장치의 출력을 직접 선택 결합하고, 래치(250)를 통하여 인가된 제3의 디지털 제어신호의 모든 값에 따라, 상기 프로그래머블 필터논리장치의 입력중 선택된 하나와 개별적으로 결합된 상기 멀티플렉서의 제2세트중 하나를 통하여 상기 프로그래머블 필터논리장치의 입력중 임의의 선택된 하나에 영상 입력버스(222)를 통하여 외부에서 인가된 상기 일련의 일시 신호 샘플을 선택적으로 결합하며; 상기 각각의 연속시간 사이클에서 각각의 특정 샘플기간수 동안 제1, 제2 및 제3디지탈제어신호의 각 값을 결정하기 위한 어드레스 가능 명령메모리수단(230)을 포함하며, 상기 각 연속시간 사이클 동안 상기 프로그래머블 필터논리장치에 의해 수행된 처리의 분해레벨을 함께 결정하는 상기 제1, 제2 및 제3 디지털 제어신호를 얻어서 이 신호들을 상기 프로그래머블 필터논리장치, 상기 메모리수단 및 상기 멀티플렉서 각각에 인가하기 위한 타이밍 및 제어수단을 구비하는 것을 특징으로 하는 지연실시간 다중 분해신호 처리장치.
  2. 제1항에 있어서, 상기 지연실시간 다중 분해신호 처리장치는 지연실시간 피라미드 처리장치로 구성되는 것을 특징으로 하는 지연실시간 다중 분해신호 처리장치.
  3. 제2항에 있어서, 상기 지연실시간 피라미드 처리장치는, 상기 일련의 일시 신호 샘플을 2차원 화상의 공간주파수 스팩트럼으로 형성하고, 상기 프로그래머블 필터논리장치(200)를 샘플된 신호들을 위한 제1 및 제2신호입력(IN1, IN2), 상기 제1디지털 제어신호를 위한 제어입력(302) 및 샘플된 신호들을 위한 제1 및 제2출력(out1, out2)를 가진 적어도 하나의 주어진 필터논리장치 모듈로 구성하여, 상기 필터논리장치 모듈이 각 차원에서 제어입력(302)에 인가된 상기 제1디지털 제어신호에 따라 프로그램 가능한 소정의 커넬 웨이팅 함수의 계수를 가지며, 그 입력과 출력사이에서 2차원 각각에서의 지연의 합과 동일한 지연을 삽입하는 다중 탭 2차원 디지털 필터(300)와, 상기 제어입력에 인가된 상기 제1 디지털 제어신호에 따라 상기 디지털 필터(300)에 대한 필터입력으로서 제로(0) 워드(306)와 상기 제1신호입력에 인가된 샘플된 신호를 선택적으로 인가하기 위한 제1 멀티플렉서(304)와, 상기 제어입력에 인가된 상기 제1 디지털신호에 따라 상기 필터의 2차원 각각에서 긴 지연과 동일한 주어진 양 및 주어진 양의 두배만큼 상기 필터입력을 선택적으로 지연하기 위한 제1프로그래머블 지연수단(시프트 레지스터)과, 상기 필터의 2차원 각각에서 짧은 지연과 동일한 지연을 삽입하기 위한 제2지연수단(310)과, 상기 제어입력에 인가된 상기 제1디지털 제어신호에 따라 상기 제2지연수단에 대한 입력으로서 상기 지연 필터입력과 상기 제2 신호입력에 인가된 상기 샘플된 신호를 선택적으로 인가하기 위한 제2멀티플렉서(308)와, 상기 제어입력에 인가된 상기 제1 디지털 제어신호에 따라 그 제1입력에 인가된 샘플된 신호로부터 및 상기 인가된 샘플된 신호에서 그 제2입력에 인가된 샘플된 신호를 선택적으로 가감하기 위한 연산논리장치(ALU,, 314)와, 상기 연산논리장치(ALU)의 제1입력에 상기 샘플된 신호로서 상기 제2 지연수단의 출력을 인가하기 위한 수단과, 상기 제1 신호 출력 및 상기 연산논리장치(ALU)의 제2 입력에 상기 샘플된 신호로서 상기 필터의 지연 필터된 출력을 인가하기 위한 수단과, 상기 제어입력에 인가된 상기 제1 디지털 제어신호에 따라 상기 제2지연수단(310)의 출력 및 상기 연산논리장치로부터의 샘플된 신호출력을 상기 제2신호 출력을 선택적으로 인가하기 위한 제3멀티플렉서(312)를 구비하도록 구성한 것을 특징으로 하는 지연실시간 다중 분해신호 처리장치.
  4. 제3항에 있어서, 상기 프로그래머블 필터논리장치(200)를 단일의 주어진 필터논리장치 모듈로 구성하여, 상기 타이밍 및 제어수단이, 그의 제1신호입력에 인가된 상기 샘플된 신호를 그의 필터입력에 인가하는 제1 멀티플렉서와, 상기 주어진 지연양과 동일한 지연을 제공하는 제1지연수단과, 그의 제2지연수단의 입력에 그의 지연된 필터입력을 인가하는 제2멀티플렉서와, 그의 제2입력에 인가된 샘플된 신호를 그의 제1입력에 인가된 샘플 신호로부터 감산하는 연산논리장치(ALU)와, 그의 제2신호출력에 상기 연산논리장치(ALU)의 출력을 인가하는 제3멀티플렉서로 구성되는 상기 단일의 주어진 필터논리장치 모듈에 제1디지털 제어신호를 제공하도록 하여 필터 감산 데시메이트(FSD) 피라미드 분해기단으로써 상기 프로그래머블 필터논리장치가 동작하도록 구성한 것을 특징으로 하는 지연실시간 다중 분해신호 처리장치.
  5. 제3항에 있어서, 상기 프로그래머블 필터논리장치(200)를 주어진 제1 및 제2 필터논리장치 모듈로 구성하여, 상기 주어진 제1 및 제2필터논리장치 모듈의 제1 및 제2 신호입력을 상기 주어진 제1 모듈의 제1 및 제2 신호출력에 각각 접속하고, 상기 타이밍 및 제어수단이, 그의 제1 신호입력에 인가된 상기 샘플된 신호를 그의 필터입력에 인가하는 제1 멀티플렉서와, 상기 주어진 지연양의 두배에 해당하는 지연을 제공하는 제1지연수단과, 그의 제2지연수단의 입력에 그의 지연된 필터입력을 인가하는 제2멀티플렉서와, 그의 제2신호출력에 그의 제2지연수단의 출력을 인가하는 제3멀티플렉서로 구성되는 상기 주어진 제1필터논리장치 모듈에 제1디지털 제어신호를 제공하도록 하고, 상기 타이밍 및 제어수단이 그의 제1 신호입력에 인가된 상기 샘플된 신호 및 그의 필터입력으로 상기 제로(0) 워드를 선택적으로 인가하는 제1 멀티플렉서와, 그의 제2신호입력에 인가된 상기 샘플된 신호를 그의 제2 지연수단의 입력에 인가하기 위한 제2 멀티플렉서와, 그의 제2입력에 인가된 상기 샘플된 신호를 그의 제1입력에 인가된 샘플된 신호로부터 감산하기 위한 연산논리장치(ALU)와, 상기 연산논리장치의 출력을 그의 제2신호출력에 인가하는 제3멀티플렉서로 구성되는 상기 주어진 제2 필터논리장치 모듈에 제1 디지털 제어신호를 제공하도록 하여 버트 피라미드 분해기단으로써 상기 프로그래머블 필터논리장치가 동작하도록 구성한 것을 특징으로 하는 지연실시간 다중 분해신호 처리장치.
  6. 제3항에 있어서, 상기 프로그래머블 필터논리장치(200)를 단일의 주어진 필터논리장치 모듈로 구성하여, 상기 타이밍 및 제어수단이, 그의 제1신호입력에 인가된 상기 샘플된 신호와 그의 필터입력으로서 상기 제로 워드를 선택적으로 인가하기 위한 제1 멀티플렉서와, 그의 제2 신호입력에 인가된 상기 샘플된 신호를 그의 제2 지연수단의 입력에 인가하기 위한 제2 멀티플렉서와, 그의 제2 입력에 인가된 상기 샘플된 신호를 그의 제1 입력에 인가된 상기 샘플된 신호에 가산하는 연산논리장치(ALU)와 그의 제2 신호출력에 상기 연산논리장치의 출력을 인가하는 제3 멀티플렉서로 구성되는 상기 단일의 주어진 필터논리장치 모듈에 제1 디지털 제어신호를 제공하도록 하여 피라미드 합성기단으로서 상기 프로그래머블 필터논리장치가 동작하도록 구성한 것을 특징으로 하는 지연실시간 다중 분해신호 처리장치.
  7. 제1항에 있어서, 상기 어드레스 가능 명령 메모리수단(230)은 소정의 어드레스 위치에 명령 프로그램을 저장하는 프로그래머블 리드 온리 메모리(PROM)로 구성되는 것을 특징으로 하는 지연실시간 다중 분해신호 처리장치.
  8. 제1항에 있어서, 상기 어드레스 가능 명령 메모리수단(230)은 랜덤 엑세스 메모리(RAM)와, 상기 RAM내의 소정의 어드레스 위치에 명령 프로그램을 저장하는 수단으로 구성되는 것을 특징으로 하는 지연실시간 다중 분해신호 처리장치.
  9. 제1항에 있어서, 상기 명령 메모리수단(230)은 소정 어드레스 위치에 명령 프로그램을 저장하는 메모리와, 인가된 각각의 연속 클럭신호에 의해 증분되는 어드레스 카운터(231)를 구비하며, 상기 어드레스 카운터(231)는 상기 어드레스 위치에 저장된 후 상기 어드레스 카운터에 기록되는 상기 명령 프로그램을 어드레싱하기 위해 상기 메모리에 결합되므로써 상기 메모리가 어드레스된 명령을 판독할 수 있도록 하고, 상기 타이밍 및 제어수단은 적어도 하나의 주어진 제어신호를 선택적으로 발생하기 위해 상기 메모리로부터 판독된 명령에 적어도 부분적으로 응답하는 명령 디코드 수단(238)과, 상기 메모리로부터 판독될 명령을 상기 어드레스 카운터 속으로 잼 로딩하도록 발생되는 상기 하나의 주어진 제어신호에 응답하는 수단(234)을 추가로 구비하는 것을 특징으로 하는 지연실시간 다중 분해신호 처리장치.
  10. 제9항에 있어서, 상기 명령 디코드 수단(238)은 상기 주어진 하나의 제어신호외에 제2의 제어신호를 선택적으로 발생하고, 상기 타이밍 및 제어신호는 인가된 각 연속 클럭신호에 의해 증분되는 주어진 카운트 용량을 가진 사이클 타이머(242)와, 상기 제2의 제어신호의 발생에 따라 상기 메모리로부터 판독될 명령을 상기 사이클 타이머속으로 잼 로딩하기 위한 수단을 포함하며, 상기 사이클 타이머는 소정의 카운트의 기록에 따라 상기 명령 디코드 수단의 동작에 영향을 미치도록 상기 명령 디코드 수단에 플래그 제어입력을 인가하는 것을 특징으로 하는 지연실시간 다중 분해신호 처리장치.
  11. 제9항에 있어서, 상기 명령 디코드 수단(238)은 상기 하나의 주어진 제어신호외에 제2제어신호를 선택적으로 발생하며, 상기 메모리로부터 판독될 적어도 하나의 소정명령에 따라 클럭1신호를 발생하고, 상기 타이밍 및 제어신호는 상기 명령 디코드 수단으로부터 인가되는 각각의 클럭1신호에 의해 증분되는 주어진 카운트 용량을 가진 루프 카운트(244)와, 상기 제2제어신호의 발생에 따라 상기 메모리로부터 판독될 명령을 상기 루프 카운터속으로 잼 로딩하기 위한 수단을 구비하며, 상기 루프 카운터는 소정의 카운트의 기록에 따라 상기 명령 디코드 수단의 동작에 영향을 미치도록 상기 명령 디코드 수단에 플래그 제어입력은 인가하는 것을 특징으로 하는 지연실시간 다중 분해 처리장치.
  12. 제9항에 있어서, 상기 일련의 일시 신호 샘플은 각각이 복수의 수평 주사 라인으로 구성된 연속 텔레비젼 필드로 이루어진 텔레비젼 영상신호와, 각각의 제어입력으로서 수직 블랭킹을 나타내는 영상 제어신호 VB및 수평 블랭킹을 나타내는 영상 제어신호 EB를 상기 명령 디코드 수단(238)에 인가하기 위한 수단으로부터 얻어지는 것을 특징으로 하는 지연실시간 다중 분해신호 처리장치.
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