FR2587521A1 - Appareil de traitement de signaux destine a effectuer des operations a resolutions multiples en temps reel - Google Patents

Abstract

UN APPAREIL DE TRAITEMENT EN MULTIRESOLUTION 100 PEUT ETRE PROGRAMME SOUS FORME D'UN APPAREIL DE TRAITEMENT DE PYRAMIDE. L'APPAREIL COMPREND: UNE UNITE LOGIQUE DE FILTRAGE 200 POSSEDANT UN OU PLUSIEURS MODULES PROGRAMMABLES INTERCONNECTES IDENTIQUES; UN ENSEMBLE DE MULTIPLEXEURS PROGRAMMABLES 206-212; PLUSIEURS MEMOIRES VIVES PROGRAMMABLES 214, 216; ET UN MOYEN DE SYNCHRONISATION ET DE COMMANDE, QUI COMPORTE UNE MEMOIRE D'INSTRUCTION 230. LE MOYEN DE SYNCHRONISATION ET DE COMMANDE PROGRAMME: A.LE DEBIT DES DONNEES D'INFORMATION ET B. LE FONCTIONNEMENT DE L'UNITE LOGIQUE DE FILTRAGE, DE L'ENSEMBLE DES MULTIPLEXEURS, ET DES MEMOIRES VIVES. L'APPAREIL EST UTILISE COMME ETAGE UNIQUE POUR EFFECTUER DES OPERATIONS SEQUENTIELLES QUI AURAIENT, SINON, ETAIENT EXECUTEES DANS DES ETAGES DISTINCTS RESPECTIFS D'UN ANALYSEUR DE PYRAMIDE FSD OU DE BURT OU D'UN SYNTHETISEUR DE PYRAMIDE.

Description

La présente invention se rapporte à un appareil de traitement de signaux

destiné à effectuer des opérations à résolutiorsmultiples en temps réel, qui sert à mettre en oeuvre des techniques de traitement de signaux en pyramide hiérarchique pour analyser le spectre de fréquence d'une composante d'informa-

tion (possédant une ou plusieurs dimensions) d'un signal échan-

tillonné temporel donné qui possède une fréquence maximale inté-

ressante ne dépassant pas fo, et, ou bien, pour synthétiser un

tel signal temporel à partir de son spectre de fréquence analysé.

o10 Dans une demande de brevet des Etats-Unis d'Amérique déposée par la demanderesse sous le titre "Real-Time Hierarchical Pyramid Signal Processing Apparatus", il est décrit un appareil qui utilise une architecture en pipeline pour mettre en oeuvre une pyramide hiérarchique susceptible ou bien d'analyser en temps réel retardé le spectre de fréquence d'une composante d'information (ayant une ou plusieurs dimensions) d'un signal temporel donné, ou bien de synthétiser en temps réel retardé

un tel signal temporel à partir de son spectre de fréquence ana-

Lysé. Cette architecture en pipeline est particulièrement adaptée a l'application du traitement d'image aux fréquences spatiales bidimensionelles d'images de télévision définies par un signal

vidéo temporel.

Selon différents cas présentés dans la demande ci-dessus citée, l'appareil de traitement de signaux en pyramide

hiérarchique en temps réel fonctionne comme l'analyseur de pyra-

mide de Burt, comme synthétiseur de pyramide de Burt, ou comme

analyseur de pyramide (FSD, c'est-à-dire du type dit filter-

substract-decimate). L'analyseur de pyramide en temps réel décrit dans la demande sus-dite est constitué de N étages en cascades distincts, o N est un entier supérieur à 1. De la même façon, le synthétiseur de pyramide en temps réel décrit dans la demande sus-dite est constitué de N étages en cascades distincts. Chacun de ces étages emploie un équipement matériel numérique relativement important, en particulier lorsque la composante d'information du signal temporel est définie par plus d'une dimension (par exemple un signal vidéo constitué par un courant serie d'échantillons d'éléments d'image de 8 bits qui définissent des images completes

successives d'une image de télévision bidimensionnelle balayée.

Ainsi, la quantité totale d'équipement matériel employée dans un

tel appareil tend à être très importante.

On se reporte en outre à une demande de brevet des Etats-Unis d'Amérique déposée par la demanderesse sous le

titre "Multiplexed Real-Time Pyramid Signal Processing System".

Cette dernière demande fait appel à un multiplexage dans le temps pour réduire fortement la quantité d'équipement matériel

nécessaire à la mise en oeuvre d'un système de traitement de si-

gnaux en pyramide en temps réel.

Une première particularité partagée par ces deux systèmes de pyramide en temps réel est qu'ils sont complètement synchrones dans le temps. L'expression "synchrone dans le temps", telle qu'elle est utilisée ici, signifie que, dans un semblable analyseur de pyramide, il existe un ensemble fixe prédéterminé de

retards respectifs entre l'apparition de chaque échantillon d'élé-

ments d'image du courant série d'entrée d'échantillons d'éléments d'image et l'apparition, quelque part dans l'un quelconque des étages de l'analyseur ou à la sortie de l'un quelconque des étages de l'analyseur, des échantillons d'éléments d'image respectifs

qui correspondent à cet échantillon d'élément d'image d'entrée.

Une telle relation de synchronisation dans le temps totale est

également vraie pour l'apparition de tous les échantillons d'élé-

ments d'image correspondants de tous les étages du synthétiseur

de pyramide. Ceci signifie que tous les échantillons correspon-

dants doivent se déplacer dans toute la pyramide de manière

parfaite (c'est-à-dire sans aucune erreur temporelle) pour per-

mettre un fonctionnement convenable, malgré le long retard existant entre l'apparition d'un échantillon d'éléments d'image d'entrée dans cet analyseur de pyramide et l'apparition de son échantillon d'élément d'image correspondant d'au moins un des signaux de sortie des sous- spectres analysés. Ce retard peut se monter à plusieurs dizaines de milliers de périodes d'échantillon d'élément

d'image. En outre, en raison des sévères contraintes de synchroni-

sation s'exerçant sur un tel système de pyramide entièrement synchrone dans le temps, ceux-ci ont été limités, pour la plupart, à un unique mode de fonctionnement prédéterminé, si bien qu'il n'est pas possible de programmer dans une mesure appréciable un

système de pyramide synchrone dans le temps.

L'invention concerne un appareil de traitement (qui peut être programmé en appareil de traitement de pyramide) qui est incorporé à un système de traitement de signaux en temps réel retardé utilisant des techniques numériques. L'appareil de l'invention, comme celui de la technique antérieure, traite des échantillons de signaux temporels apparaissant séquentiellement

qui définissent des blocs d'une composante d'information à n di-

mensions o n est un entier donné valant au moins 1.

L'appareil selon l'invention effectue des opé-

rations à résolutionsmultiples pendant chacun des cycles de temps successifs afin de traiter des séries respectives des échantillons

de signaux, chaque série représentant un bloc respectif de compo-

santes d'information. Chaque semblable cycle de temps est cons-

titué d'un certain nombre de périodes d'échantillon qui est au

moins aussi grand que le nombre d'échantillons de signaux tempo-

rels existant dans chacune des séries.

Selon l'invention, l'appareil comporte: une unité logique de filtrage programmable qui fournit, en fonction de valeurs de premiers signaux de commande numériques appliqués à l'unité d'un ensemble d'un ou plusieurs signaux de sortie échantillonnés représentant une fonction sélectionnable spécifiée d'un ensemble d'un ou plusieurs signaux d'entrée échantillonnés

qui lui sont appliqués; plusieurs moyens de mémoire de lecture-

écriture adressables, qui sont chacun adressables séparément dans chacune desdites n dimensions et qui peuvent être chacun commandés en fonction des valeurs de deuxièmes signaux de commande numériques

qui leur sont appliqués; un moyen de couplage programmable compor-

tant un premier ensemble de multiplexeurs respectivement associés à des sorties respectives de l'unité logique de filtrage et un deuxième ensemble de multiplexeurs respectivement associés à des

entrées respectives de l'unité logique de filtrage, o Les multi-

pLexeurs couplent sélectivement: (1) une sortie quelconque de l'unité logique de filtrage, comme entrée d'écriture, à l'un,

sélectionné, d'au moins deux des moyens de mémoire par l'inter-

médiaire du multiplexeur appartenant au premier ensemble de multiplexeurs qui est associé à cette sortie de l'unité logique de filtrage, (2) la sortie de Lecture de l'un quelconque desdits deux moyens de mémoire à l'une, sélectionnée, des entrées de l'unité logique de filtrage par l'intermédiaire du multiplexeur appartenant au deuxième ensemble de multiplexeurs qui est associé à cette entrée de l'unité logique de filtrage, (3) toute sortie de l'unité logique de filtrage directement à l'une quelconque,

sélectionnée, des entrées de l'unité logique de filtrage par l'in-

termédiaire des multiplexeurs respectifs, appartenant au premier et au deuxième ensemble de multiplexeurs, qui sont respectivement associés à cette sortie de l'unité logique de filtrage et à celle, sélectionnée, des entrées de l'unité logique de filtrage, et (4) une série externe appliquée des échantillons de signaux temporels à l'une quelconque, sélectionnée, des entrées de l'unité logique de filtrage par l'intermédiaire du multiplexeur appartenant au deuxième ensemble de multiplexeurs qui est associé à l'entrée sélectionnée desdites entrées de l'unité logique de filtrage, tout cela en fonction des valeurs de troisièmes signaux de commande numériques qui leur sont appliqués; et un moyen de synchronisation et de commande servant à obtenir et à appliquer respectivement à l'unité logique, aux moyens de mémoire et aux mutiplexeurs les premiers, deuxièmes et troisièmes signaux de commande numériques, le moyen de synchronisation et de commande comportant un moyen de mémoire d'instructions adressable servant à déterminer les valeurs respectives des premiers, deuxièmes et troisièmes signaux de commande numriques pendant chaque période dudit certain nombre

de périodes d'échantillon de chacun des cycles de temps.

L'invention s'applique tout particulièrement

au traitement d'images "en données réduites" des caméras de télé-

vision dites "rapides". Ces caméras de télévision "rapides" sont utilisées dans les systèmes de surveillance, les systèmes robotiques,

etc., o la caméra coopère souvent avec un calculateur. Ce calcu-

lateur demande généralement une réduction des données d'image de la caméra, puisqu'il ne peut pas manipuler le débit de données qui est nécessaire au traitement de toutes les données fournies par la caméra. Toutefois, l'invention peut également être mise en oeuvre de façon qu'elle permette de manipuler toutes les données, non réduites, d'image d'un signal vidéo de télévision normal (par

exemple un signal vidéo NTSC).

La description suivante, conçue à titre d'illus-

tration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: la figure 1 montre un mode de réalisation d'un

système de traitement de signaux incorporant l'appareil de trai-

tement de pyramide selon l'invention; la figure 2 est un schéma de principe d'un mode de réalisation préféré de l'appareil de traitement de pyramide selon l'invention; la figure 3 est un schéma de principe d'un

module d'unité logique de filtrage, dont un ou plusieurs repré-

sentants constituent l'unité logique de filtrage de la figure 2; et les figures 4a, 4b et 4c montent respectivement trois montages fonctionnels différents de l'unité logique de

filtrage de la figure 2.

Dans la description suivante de l'invention,

on supposera, à titre d'exemple, que l'appareil de traitement

travaillant en résolutions multiples selon l'invention est incor-

poré dans le système de traitement de signaux particulier de la

figure 1, puisque ce système particulier a été construit. Toute-

fois, il faut comprendre que ce système de traitement particulier n'est pas essentiel et que l'appareil de traitement qui travaille en résolutions multiples selon l'invention peut être incorporé à d'autres types de systèmes de traitement de signaux qui diffèrent de nombreuses manières de celui présenté sur la figure 1 à simple

titre d'exemple.

Le système présenté sur la figure 1 est cons-

titué par un appareil de traitement destiné à travailler en réso-

lutions multiples (constituant un mode de réalisation de l'inven-

tion) qui convient tout particulièrement à la mise en oeuvre d'algorithmes en pyramides et, par conséquent, est appelé un appareil de traitement de pyramide 100. Toutefois, il faut comprendre que l'appareil 100 peut être utilisé pour effectuer d'autres types de traitement en résolution multiple, outre le traitement des pyramides. Le système de la figure 1 comprend en outre trois mémoires d'images complètes externes 102, une unité logique et arithmétique (unité dite ALU) et un multiplexeur externes 104, et un processeur analogique externe 106. Les éléments externes 102, 104 et 106 du système de traitement de signaux de la figure 1 sont tous constitués par des équipements

disponibles dans le commerce.

Le processeur analogique 106 répond à un signal

vidéo analogique (par exemple un signal vidéo NTSC) d'une caméra ---

de télévision 108 (ou d'une autre source de signaL vidéo analo-

gique) appliqué à son entrée via une connexion 110. Le processeur analogique 106 comporte un générateur de signal d'horloge à 10 MHz et un moyen servant à détecter l'apparition de chaque signal de

repositionnement vertical successif (appelé ci-après VR) appar-

tenant au signal vidéo analogique délivré en entrée au processeur analogique 106 via la connexion 110. Le signal d'horloge à 10 MHz et le signal VR sont transmis, comme signaux d'entrée de commande, au multiplexeur 104 et aux trois mémoires d'images complètes 102 via la connexion 111. De plus, des signaux de commande de programme sont transmis via une ligne omnibus multiple 112 depuis une unité

centrale de traitement (ou CPU) - ou une autre source de program-

mation - à chacun des éléments externes 102, 104 et 106. Comme indiqué sur la figure 1, l'appareil 100 de traitement de pyramide (qui constitue un mode de réalisation de l'invention) peut également recevoir, en option, des signaux de commande de programme via la

ligne omnibus multiple 112.

Chacune des trois mémoires d'images complètes de l'élément 102 comporte une mémoire à accès aléatoire, ou mémoire

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vive, (RAM) susceptible d'emmagasiner les valeurs respectives de tous les échantillons d'éléments d'image d'une image complète échantillonnée numériquement du signal vidéo. En plus, l'une des mémoires d'images complètes 102 est une mémoire d'images complètes de base qui comporte un moyen de synchronisation et de commande servant à produire plusieurs signaux de synchronisation et de

commande (y compris un signal d'horloge à 5 MHz dérivé) en ré-

ponse au signal 10 MHz et au signal VR délivrés via la connexion 111 et aux signaux de commande de programme délivrés via la Ligne omnibus multiple 112. Les deux autres mémoires d'images complètes de l'élément 102 sont des mémoires secondaires, ou asservies, qui sont commandées par les signaux de synchronisation et de commande venant de la mémoire d'images complètes de base (bien qu'elles reçoivent également les signaux d'horloge à 10 MHz et

VR via la connexion 111).

La mémoire d'images complètes de base délivre des signaux de synchronisation et de commande (comprenant le

signal d'horloge à 5 MHz dérivé) au multiplexeur 104 via la con-

nexion 113 et délivre des signaux de, synchronisation et de com-

mande au processeur analogique 106 via la connexion 114.

Le processeur analogique 106 comporte en outre un convertisseur analogique-numérique (A/N) qui échantillonne le signal vidéo analogique reçu par lui via la connexion 110 sous

une fréquence d'horloge d'élément d'image de 10 MHz et repré-

sentant chaque valeur de niveau de chaque échantillon d'élément d'image sous forme d'un nombre binaire à 8 bits. Le signal vidéo numérique résultant venant du processeur A/N 106 est appliqué

via la connexion 116, comme l'un particulier parmi plusieurs si-

gnaux d'entrée vidéo numériques, au multiplexeur 104. Le signal vidéo échantillonné à 10 MHz venant du processeur analogique 106

est sous-échantillonné à 5 MHz par l'unité ALU de l'élément 104.

Le multiplexeur 104, en fonction de l'information de commande de programme qui lui est délivrée via la ligne omnibus multiple 112, peut sélectivement interconnecter l'une quelconque de ses plusieurs sorties vidéo avec l'une quelconque de ces différentes entrées vidéo, un signal d'entrée vidéo interconnecté étant transmis à

sa sortie vidéo sélectionnée soit directement, soit après traite-

ment par l'unité ALU de l'élément 104. Le traitement particulier effectué par l'unité ALU est également déterminé par l'information

de commande de programme qui est appliquée à la ligne omnibus mul-

tiple 112. Plus spécialement, le signal vidéo déLivré au multiplexeur 114 via la connexion 116 peut sélectivement être transmis: à une première des trois mémoires d'images complètes 102 via la connexion 118; à une deuxième des trois mémoires d'images complètes 102 via la connexion 120; à la fois à la troisième des trois mémoires d'images complètes 102 et, au titre d'un premier des deux signaux d'entrée videéo, à l'appareil de traitement de pyramide100 via la connexion 122; au titre d'un deuxième des

deux signaux d'entrée vidéo, à l'appareil de traitement de pyra-

mide 100 via la connexion 124; et, via la connexion 126, au processeur 106 comme signal d'entrée. Le processeur 106 comporte un convertisseur numérique-analogique (N/A) servant à transformer le signal d'entrée vidéo numérique qui lui est fourni via la connexion 126 en un signal de sortie analogique vidéo qui est déLivré à un moniteur de télévision 128 (ou à tout autre type de

dispositifs d'utilisation de signaux vidéo) via la connexion 130.

En outre, un signal videéo lu dans la première des trois mémoires d'images complètes 102 est appliqué comme signal d'entrée vidéo au multiplexeur 104 via la connexion 132; un signal vidéo lu dans la deuxième des trois mémoires d'images complètes 102 est appliqué comme signal d'entrée vidéo au multiplexeur 104 via la connexion 134; un signal vidéo lu dans la troisième des trois mémoires d'images complètes 102 est appliqué comme signal d'entrée au multiplexeur 104 via la connexion 136; et un signal de sortie video de l'appareil de traitement de pyramide 100 est appliqué comme

signal d'entrée video au multiplexeur 104 via la connexion 138.

De plus, la mémoire d'images complètes de base 102 qui comporte le moyen de synchronisation et de commande délivre des signaux de synchronisation et de commande vidéo à l'appareil

de traitement de pyramide 100 via la connexion 140.

Un schéma de principe d'un mode de réalisation préféré de l'appareil de traitement de pyramide 100 qui incorpore l'invention, est présenté sur la figure 2. Comme indiqué sur la figure 2, les signaux de synchronisation et de commande vidéo délivrés à l'appareil de traitement de pyramide via la connexion 140 comprennent le signal d'horloge, ou de cadencement, d'élément d'image à 5 MHz, un signal de commande de trame 0/1 (indiquant si la trame en cours du signal vidéo NTSC entrelacé est la première trame d'une image complète de télévision entralacée ou est la deuxième trame d'une image complète de télévision entrelacée),

le signal de suppression verticale VBet un signal dit de suppres-

sion E, soit EB, (qui est un signal de synchronisation horizontale déplacé en phase se produisant, avec la fréquence de ligne de balayage horizontal du signal vidéo, une durée prédéterminée fixe

avant l'apparition du signal de synchronisation horizontale appar-

tenant au signal vidéo).

L'appareil de traitement de pyramide 100 peut

être considéré comme comprenant quatre constituants principaux.

Le premier de ces quatres constituants principaux est une unité logique de filtrage 200. L'unité logique de filtrage 200 comprend

un ou plusieurs modules d'unité logique de filtrage ayant la struc-

ture présentée sur la figure 3 (qui sera discutée en détail ci-

après). Comme indiqué sur la figure 2, L'unité logique de fil-

trage 200 comporte une entrée de commande 202, une entrée de signaux d'horloge d'élément d'image 204, une première entrée vidéo IN 1, une deuxième entrée vidéo IN 2, une première sortie vidéo OUT 1, et une deuxième sortie vidéo OUT 2. Le deuxième constituant principal de l'appareil de traitement de pyramide 100 comprend un ensemble de quatre multiplexeurs respectifs 206, 208, 210 et 212. Comme indiqué, chacun des multiplexeurs 206, 208, 210 et 212 est associé à l'une, différente, des entrées ou sorties vidéo de l'unité logique de filtrage 200. En particulier, Le signal de sortie du multiplexeur 206 est appliqué comme premier signal d'entrée vidéo IN 1, le signal de sortie du multiplexeur 208 est appliqué comme deuxième signal d'entrée vidéo IN 2, le deuxième

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signal de sortie vidéo OUT 2 est appliqué comme signal d'entrée au multiplexeur 210, et le premier signal de sortie vidéo OUT 1

est appliqué comme signal d'entrée au multiplexeur 212.

Le troisième constituant principal de l'appa-

reil de traitement de pyramide 100 comprend un moyen de mémoire comportant une première mémoire vive (RAM 1) 214 et une deuxième mémoire vive (RAM 2) 216. Le moyen de mémoire est utilisé pour

-effettuer- emnmagasinage--temporaire de signaux vidéo qui appa-

raissent pendant le traitement de la pyramide. Comme indiqué,

la première RAM I (214) peut recevoir son signal d'entrée d'ecri-

ture de la part du multiplexeur 210 ou du multiplexeur 212, ou

bien peut délivrer son signal de sortie d'écriture au multi-

plexeur 206 ou au multiplexeur 208 via le bus 218 de signaux

vidéo. La deuxième RAM 2 (216Y reçoit son signal d'entrée d'écri-

ture de la part du multiplexeur 210 ou du multiplexeur 212 et délivre son signal de sortie de Lecture au multiplexeur 206 ou au multiplexeur 208 via le bus 220 de signaux vidéo. Comme indiqué sur la figure 2, chacun des bus 218 et 220 est un bus de 8 bits, qui n'est en mesure de manipuler qu'un seul signal vidéo numérique de 8 bits à la fais. Le bus ?22, qui est un bus de 16 bits, est susceptible d'appliquer les deux signaux d'entrée vidéo numériques de 8 bits à l'appareil de traitement de pyramide 100 (voir figure 1) en entrée au multiplexeur 206 ou 208. Ainsi, si un premier des deux signaux d'entrée vidéo de 8 bits de l'appareil de traitement de pyramide 100 est appliqué comme signal d'entrée au multiplexeur 206, l'autre des deux signaux d'entrée vidéo peut être ou non simultanément appliqué en entrée au multiplexeur 208. De la même façon, si le deuxième des deux signaux d'entrée vidéo de 8 bits de l'appareil de traitement de pyramide est appliqué en entrée au multiplexeur 206, le premier de ces deux signaux d'entrée peut

ou non être simultanément appliqué en entrée au multiplexeur 208.

Un bus video de 8 bits 224 est susceptible d'appliquer à la fois le signal de sortie vidéo du multiplexeur 210 ou bien, selon une autre possibilité, le signal de sortie vidéo du multiplexeur 212, - ----35--- au bus de signaux de sortie vidéo de 8 bits 226 de l'appareil de traitement de pyramide 100 (voir figure 1) via un moyen retardateur

programmable 228, de la figure 2.

Le quatrième constituant principal de l'appa-

reil de traitement de pyramide 100 (qui comprend le reste du schéma de principe de la figure 2) est une unité de synchronisation et de commande servant à programmer le fonctionnement de chacune des trois premières unités principales (présentées ci-dessus) de L'appareil de traitement de pyramide 100 de manière à permettre que soit réalisée la fonction voulue de traitement de pyramide pendant chacune des périodes d'échantillons d'éléments d'image successives. L'unité de synchronisation et de commande de l'appareil de traitement de pyramide 100 comprend une mémoire d'instruction 230, qui est adressable au moyen du signal de sortie du compteur d'adresse 231, lequel signal est appliqué en entrée à la mémoire d'instruction 230 via un bus d'adresse de

11 bits 232. Selon une autre possibilité, la mémoire d'instruc-

tion 230 peut être une mémoire vive (RAM) ou peut être une mémoire morte programmable (PROM). Le compteur d'adresse 231 est un compteur à 12 bits (sa capacité de comptage est 212), mais l'adresse utilisée

ne concerne que les 11 bits inférieurs.

Dans le cas o la mémoire d'instruction 230 est une RAM, un ensemble d'instructions venant de l'unité centrale de traitement peut être chargé dans la mémoire d'instruction 230 via le bus multiple 112 (figure 1) par l'intermédiaire de l'interface 234

de l'unité centrale de traitement. L'interface 234 décode l'infor-

mation qui lui est délivrée via le bus multiple 112, de manière à extraire les signaux de commande, les signaux d'adresse et les signaux de données d'instruction qui sont appropriés pour la mémoire d'instruction 230. Les signaux de commande comprennent un signal de repositionnement qui est appliqué en entrée au compteur d'adresse 231, un signal de lecture-écriture (R/W), un signal de sélection de puce (CS) qui est appliqué en entrée à la mémoire d'instruction 230, et un signal d'interdiction qui est appliqué

en entrée au compteur d'adresse 231 et au moyen de décodage d'ins-

truction 238. L'information d'adresse venant de l'interface 234

de l'unité centrale de traitement est appliquée à la mémoire d'ins-

truction 230 via le bus d'adresse de 11 bits 232 et La connexion

CS, les codes d'instruction eux-mêmes sont appliqués de l'inter-

face 234 à la mémoire d'instruction 230 via un bus de données de 16 bits 236. De cette manière, la mémoire d'instruction 230 se présentant sous la forme d'une RAM peut être chargée à l'aide d'un

ensemble de codes d'instruction appropriés, chaque code d'instruc-

tion étant situé à une adresse appropriée.

Si la mémoire d'instruction 230 est une mémoire morte programmable, ou PROM, au lieu d'être une RMA, il n'est pas besoin d'interface 234 contenant des sorties respectives, puisqu'une PROM s'utilise comme mémoire d'instruction fixe. C'est pour cette raison que l'interface 234 est indiquée comme étant "facultative"

sur la figure 2. Toutefois, dans le cas d'une PROM, il est pos-

sible d'employer un circuit d'initialisation (non représenté) pour l'insertion d'une adresse initiale dans le compteur d'adresse 231, ou bien on peut sélectionner l'adresse initiale dans plusieurs

programmes emmagasinés dans la PROM.

Avec la mémoire d'instruction 230 et le compteur d'adresse 231, coopèrent le moyen de décodage d'instruction 238, un circuit de verrouillage 240, un dispositif de cadencement de cycle 242 et un compteur de boucle 244. Plus spécialement, 4 bits

du bus de données de 16 bits 236 sont appliqués au moyen de déco-

dage d'instruction 238, et au plus 12 bits du bus de données de 16 bits 236 sont appliqués à chacun des éléments suivants: le

compteur d'adresse 231, le circuit de verrouillage 240, le dispo-

sitif de cadencement de cycle 242 et Le compteur de boucle 244.

Plus spécialement, le compteur d'adresse 231 peut être chargé à force à l'aide d'une nouvelle adresse de 12 bits via le bus de

données 236.

Le moyen de décodage d'instruction 238 reçoit également les trois signaux de synchronisation et de commande vidéo, à savoir le signal de trame 0/1, VB et EB, tandis que le

signal de synchronisation et de commande vidéo de cadencement d'élé-

ment d'image est appliqué soit directement, soit sous forme inversée, au compteur d'adresse 231, au moyen de décodage d'instruction 238

et au dispositif de cadencement de cycle 242.

On va maintenant décrire la manière dont La mémoire d'instruction 230, le compteur d'adresse 231, le moyen décodeur d'instruction 238, le circuit de verrouillage 240, le dispositif de cadencement de cycle 242 et le compteur de boucle 244 coopèrent les uns avec les autres. Les 4 bits supérieurs ducode d'instruction de 16 bits lu dans la mémoire d'instruction 230 sont appliqués au moyen de décodage d'instruction 238. Ces 4 bits précisent 16 classes différentes possibles. La succession des codes d'instruction lus dans la mémoire d'instruction 230 pendant chaque période d'horloge d'élément d'image successive est précisée par le compteur d'adresse 231 (qui est approximativement équivalent à un compteur de programme de microprocesseur). Le compteur d'adresse 231 incrémente ordinairement d'une unité de comptage

au cours de chaque cycle d'instruction (période d'horloge d'éLé-

ment d'image) en avançant successivement pour lire les instruc-

tions dans l'ordre de la série. Toutefois, Le compteur d'adresse 231 peut être amené à sauter à une adresse nouvelle spécifiée par un

chargement à force de la nouvelle adresse égale aux 12 bits infé-

rieurs du code d'instruction, dans le compteur d'adresse 231.

Le traitement d'image est une activité dynamique, au cours de laquelle des instructions et, ou bien, d'autres données utilisées pendant un cycle d'horloge d'élément d'image peuvent

être utilisées pendant le cycle d'horloge d'élément d'image sui-

vant. Toutefois, il survient des cas o il devient commode d'attendre pour une certaine raison (par exemple d'attendre qu'un certain événement attendu se produise). Pour ces occasions, le dispositif 242 de cadencement de cycle est prévu. Le dispositif 242 est un compteur qui peut être chargé à force par les 8 bits inférieurs d'une instruction. Le compteur du dispositif de cadencement de cycle incrémente d'une unité à chaque cycle d'horloge d'élément d'image, pour arrêter finalement le cadencement lorsque la valeur

de comptage 256 a été enregistrée. Lorsque le dispositif de caden-

cement de cycle 242 arrive à la fin du comptage, il applique un signal du type drapeau au moyen de décodage d'instruction 238 par dessus le signal de sortie du "dispositif de cadencement" venant du compteur de boucle 244, ce qui affecte sélectivement le

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fonctionnement effectué par le moyen de décodage d'instruction 238 en réponse au signal de drapeau d'une manière qui dépend également de l'instruction particulière qui est alors tue dans la mémoire

d'instruction 230.

Un moyen de commande utile pour le traitement d'image est le compteur de boucle 244. Le compteur 244 garde l'enregistrement de certains événements qui se produisent pendant le traitement d'image. Le compteur de boucle 244 est d'abord chargé à force par les 8 bits inférieure d'une instruction, puis il s'incrémente à chaque fois que l'un des événements se produit. L'incrémentation du compteur 244 s'effectue sous l'action

d'une impulsion "un d'horloge" provenant du moyen décodeur d'ins-

truction 238. Le moyen décodeur 238 produït une impulsion "un

d'horloge" en réponse au décodage d'un certain type d'instruc-

tion. Lorsque le compteur de boucle 244 arrive à la fin du comp-

tage (enregistrement d'une valeur de comptage 256), il applique un signal de drapeau au moyen de décodage d'instruction 238 par

dessus le signal de sortie "compteur" dufcomçter de boucle 244.

La réponse du moyen de décodage 238 à ce signat de drapeau affecte les opérations ultérieurement exécutées par le moyen de décodage 238 (et, par conséquent, par t-e reste de l'appareil

de traitement).

Le chargement à force du circuit de verrouil-

lage 240, du dispositif de cadencement de cycle 242, du compteur de boucle 244 et du compteur d'adresse 231. est commandé par les signaux de sortie L1, L2, L3 et L4 du moyen de décodage d'instruction 238. Plus spécialement, les 12.bits inférieurs alors présents sur le bus de données 236 sont chargés à force dans le circuit de verrouillage 240 en réponse à l'apparition du signal de sortie L1 du moyen de décodage d'instruction 238 et sont chargés à force dans le compteur d'adresse 241 en réponse à

l'apparition du signal de sortie L4 du moyen de décodage d'ins-

truction 238. Les 8 bits inférieurs alors présents sur le bus de données 236 sont chargés à force dans le dispositif de cadencement de cycle 242 en réponse à la présence du signal de sortie L2 du moyen de décodage d'instruction 238 et sont charges à force dans le compteur de boucle 244 en réponse à l'apparition du signal de

sortie L3 du moyen de décodage d'instruction 238.

Les 12 bits sortant du circuit de verrouillage 240 qui sont présents sur le bus 246 sont constitués de 4 bits d'adresse et de 8 bits de données. Les 12 bits du bus 246 sont tous appli- qués au signal d'entrée de commande 202 de l'unité logique de filtrage 200. De plus, les 4 bits d'adresse présents sur le bus 246 sont appliqués en entrée au décodeur "de 3 à 8" 248. L'un de ces 4 bits est utilisé pour commander la validation du décodeur 248, tandis que les 3 bits d'adresse restants sont décodé en 8 signaux

de commande d'invalidation possibles. Toutefois, seuls 5 des 8 si-

gnaux de commande de validation possible sont réellement utilisés.

En particulier, les 5 signaux de commande de validation utilisés

qui sont délivrés par le décodeur 248 sur le bus 249 sont respec-

tivement appliqués aux circuits de verrouillage 250, 252, 254, 256 et 258. Les 8 bits de données présents sur le bus 246 sont appliqués à tous les circuits de verrouillage 250, 252, 254, 256 et 258. En réponse à la validation de l'un quelconque de ces circuits de verrouillage 250, 252, 254, 256 et 258, les données de 8 bits alors présentes sur le bus de données 246 y sont enregistrées. Les données enregistrées dans le circuit de verrouillage 250 sont utilisées pour commander le fonctionnement sélectif d'un ou plusieurs

des quatres multiplexeurs 206, 208, 210 et 212. Les données pré-

sentes dans le circuit de verrouillage 252 sont utilisées pour

sélectivement valider des portes NON-ET 260 et 262, des commuta-

teurs S1 et S2, et des commutateurs S3 et S4. Les données présentes

dans le circuit de verrouillage 254 sont utilisées pour sélecti-

vement repositionner un premier compteur de colonne de RAM 264 et un premier compteur de rangée de RAM 266, et pour repositionner un deuxième compteur de colonne de RAM 268 et un deuxième compteur de rangée de RAM 270. Les données enregistrées dans le circuit de verrouillage 256 sont utilisées pour sélectivement valider la première RAM 214 en même temps que ses compteurs de colonne 264 et de rangée 266, et la deuxième RAM 216 en même temps que ses compteurs de colonne 268 et de rangée 27-0. Les données qui sont enregistrées dans le circuit de verrouillage 258 sont utilisées pour sélectivement programmer la durée du retard inséré par le

retardateur programmable 228.

Les compteurs de colonne et de rangée 264 et 266 sont utilisés pour adresser la première RAM 214 et les comp- teurs de colonne et de rangée 268 et 270 sont utilisés pour

adresser la deuxième RAM 216.

Le moyen de décodage d'instruction 238 délivre un signal d'horloge de rangée à une fréquence d'horloge de rangée qui est déterminée par l'ensemble d'instructions. Cette fréquence d'horloge de rangée peut être à la fréquence des lignes de balayage du signal vidéo ou à quelque autre fréquence en fonction de la programmation (bien que la première fréquence sera prise à titre d'exemple). La fréquence d'horloge de rangée réduite de moitié par un diviseur-par-deux 272. De la même façon, un signal

d'horloge d'élément d'image voit sa fréquence réduite de moitié-

par un diviseur-par-deux 274. Selon l'état des commutateurs S1 et S2, le signal d'horloge de rangée, soit à sa fréquence initiale, soit à sa demifréquence, est appliqué comme signal d'entrée d'horloge aux compteurs de rangée 266 et 270. De la même façon, selon l'état des commutateurs S2 et S4, le signal d'horloge d'éLément d'image, soit à sa fréquence intiale, soit à sa demi-fréquence, est appliqué comme signal d'entrée d'horloge aux compteurs de

colonne 264 et 268. Un signal d'horloge de cycle d'écriture (com-

prenant Le signaL d'horloge d'élément d'image retardé en phase par le moyen retardateur de phase 274) est appliqué à l'entrée R/W de la première RAM 214 lorsque la porte NON-ET 260 est validée et est appliqué à l'entrée R/W de la deuxième RAM 216 lorsque la

porte NON-ET 262 est validée.

On note que, sur la figure 2, par commodité, les abréviations suivantes sont utilisées: CLK désigne un signal d'horloge, R désigne un signal de repositionnement, et EN désigne

un signal de validation.

La figure 3 est un schéma de principe montrant la structure d'un module d'unité logique de filtrage sous une

258 75 2 1

forme quelque peu simplifiée. Bien que ceci ne soit pas structu-

rellement présenté sur la figure 3, les 4 bits d'adresse et les 8 bits de données appliqués à l'entrée de commande 202 de l'unité logique de filtrage 200 sont décodés de manière appropriée et enregistrés dans des circuits de verrouillage (non représentés) qui existent dans le module d'unité logique de filtrage. De plus, l'unité logique de filtrage qui a été construite comportait d'autres moyens programmables, parmi lesquels on note des tables de recherche sous forme de mémoire morte (ROM) adressable et des registres pipeline programmables. En tout cas, plusieurs

signaux de commande (désignés par C sur la figure 3) sont obtenus.

Ces signaux de commande comprennent des signaux de commande appli-

qués en entrée à un filtre numérique 2-D à m x m prises 300 (o m est un entier supérieur à 1, valant de préférence au moins 5). Le

filtre numérique 2-D qui a été utilisé dans le processeur de pyra-

mide construit est un filtre séparable constitué d'un filtre ver-

tical pondéré en sortie suivi d'un filtre numérique horizontal pondéré en entrée. Comme indiqué sur la figure 3, les signaux de commande C qui sont appliqués au filtre numérique 300 via le bus 302 sont utilisés pour produire une commande de retard et pour produire les m x m coefficients programmables de la fonction de

pondération du noyau des composants de filtrage vertical et hori-

zontal du filtre numérique 2-D 300.

Le signal d'entrée vidéo appliqué à la borne IN 1 du module d'unité logique de filtrage est appliqué en entrée au multiplexeur 304 et le signal de sortie du générateur de "mot zéro" 306 est appliqué au multiplexeur 304 au titre d'un deuxième signal d'entrée. Le signal de commande C appliqué au multiplexeur 304 détermine lequel des premier et deuxième signaux d'entrée est transmis à la sortie du multiplexeur 304 et constitue le signal

*d'entrée du filtre numérique 300.

Comme cela est connu, le filtre numérique verti-

cal pondéré en sortie comporte un moyen retardateur à longueur

programmable (par exemple un registre à décalage) qui sert à retar-

der, d'une quantité sélectionnée, le courant d'éléments d'image appliqué en entrée au filtre. Dans Le cadre de la discussion, on

suppose que cette quantité sélectionné vaut au moins (m-1) inter-

valLes de Lignes de balayage horizontales H, de façon que les éléments d'image verticalement disposés correspondants se trouvant dans m lignes de balayage successives soient mutuellement disponibles

en coïncidence temporelle, avant d'être multipliés par les m coef-

ficients respectifs de la fonction de pondération du noyau du filtre vertical et, ensuite additionnés (un schéma de principe de la structure d'un tel filtre vertical numérique pondéré en

sortie est représenté dans la demande de Carlson citée ci-dessus.

L'invention tire avantage de la présence du moyen retardateur dans la partie de filtrage vertical du filtre numérique 2-D 300 pour retarder le courant d'éléments d'image appliqué en entrée au filtre 300 d'un nombre prédéterminé pouvant être sélectionné de périodes de lignes de balayage horizontales H. Alors que le fait d'utiliser le moyen retardateur de la partie de filtrage vertical du filtre numérique 2-D pour produire un signal d'entrée retardé économise l'équipement matériel (et est par conséquent souhaitable), il est par ailleurs possible d'obtenir le signal d'entrée retardé

du filtre à partir d'un moyen qui ne fait partie du filtre numé-

rique 2-D 300.

Les fonctions de pondération de noyau qui sont employées dans les filtres passe-bas utilisés pour mettre en oeuvre la pyramide de Burt et la pyramide FSD décrites dans la demande ci-dessus citée sont spécialement localisées et symétriques. De plus, on choisit les valeurs relatives des coefficients des fonctions

de pondération de noyau pour assurer ce qu'on appelle une "contri-

bution égale". Pour cette raison, le nombre m de prises suivant

chaque dimension est virtuellement toujours impair (par exemple 5).

Plus spécialement, l'intervalle de retard fourni par le signal d'entrée de filtrage retardé peut être choisi suivant un signal de commande de retard entre une première valeur (m-1) H/2 et une deuxième valeur (m-1)H. Ainsi, si on suppose que m est égal à 5, l'intervalle de retard est de deux périodes de lignes de balayage

horizontales ou de quatre intervalles de lignes de balayage hori-

zontales, selon la programmation du signal de commande de retard

qui est appliqué au filtre numérique 300.

Comme l'homme de l'art l'a évidemment déjà com-

pris, l'expression "filtre numérique 2-D" désigne un fiLtre numé-

rique à deux dimensions.

Le muLtiplexeur 308 reçoit, comme premier signal d'entrée, le deuxième signal d'entrée vidéo IN 2 et, comme deuxième signal d'entrée, le signal d'entrée de filtrage retardé venant du filtre numérique 300. En fonction de la valeur programmée

pour le signal de commande appliqué au multiplexeur 308, le pre-

mier signal d'entrée ou le deuxième signal d'entrée du multi-

plexeur 308 est transmis à sa sortie. Le signal de sortie du multiplexeur 308 est retardé de (m-1)/2 périodes d'élément d'image par le moyen retardateur 310, puis est appliqué à la fois au multiplexeur 312, comme premier signal d'entrée de celui-ci, et à l'unité ALU 314, comme premier signal d'entrée de celle-ci. Le signal de sortie filtré du filtre numérique 300 est appliqué à la fois à l'unité ALU 314, comme deuxième signal d'entrée de celle-ci et à la borne OUT 1 du module d'unité logique

de filtrage présenté sur la figure 3. Comme indiqué sur la fi-

gure 3, le filtre numérique 2-D à m x m prises 300 insère idéa-

lement un retard égal à (m-1)H/2 + (m-1)/2 entre les éléments d'image correspondants du courant de signaux de sortie filtrés et du courant de signaux d'entrée de filtrage. (En pratique, ce retard peut être légèrement plus grand en raison du traitement pipeline des filtres vertical et horizontal distincts). Ainsi, si l'on suppose que m vaut 5, le retard idéal est égal à deux périodes de lignes de balayage horizontales, plus deux périodes d'élément d'image. Le signal de sortie de l'unité ALU 314 est appliqué au multiplexeur 312 comme deuxième signald'entrée de celui-ci. En fonction de la valeur programmée pour le signal de commande appliqué à l'unité ALU 314, cette dernière fait fonction d'additionneur en produisant à sa sortie une valeur d'élément d'image qui est égale à la somme des valeurs respectives des éléments d'image appliquées en coïncidence temporelle à ses

première et deuxième entrées, ou bien, selon une autre possibi-

lité, fait fonction de soustracteur en produisant à sa sortie une valeur d'éLément d'image qui est égale à la valeur de l'élément d'image appliquée à sa deuxième entrée soustraite de la valeur de l'élément d'image apptiquée à sa première entrée en coïncidence temporelle avec celle-ci. Le multiplexeur 312, en fonction de la valeur programmée pour le signal de commande qui lui est appli-

qué, transmet à la borne OUT 2 du module d'unité logique de fil-

trage représenté sur la figure 3 son premier signal d'entrée ou

son deuxième signal d'entrée.

Les figures 4a, 4b et 4c montrent respectivement

comment on peut programmer l'unité logique de filtrage 200 (cons-

tituée d'un ou deux modules d'unité logique de filtrage de la figure 3) afin de mettre en oeuvre un étage analyseur de pyramide

de Burt, un étage analyseur de pyramide FSD, ou un étage synthé-

tiseur de pyramide. La terminologie utilisé pour la désignation des signaux d'entrée et de sortie en relation avec les figures 4a, 4b et 4c se conforme à celle employée dans la demande précédemment citée. Plus spécialement, comme décrit dans la demande citée, un analyseur de pyramide de Burt, un analyseur de pyramide FSD ou un synthétiseur de pyramide, selon le cas, est constitué de N étages, o N est un nombre supérieur à 1. Le signal d'entrée gaussien appliqué à l'étage K (o K possède une valeur comprise

entre 1 et N) d'un étage analyseur de pyramide de Burt ou de pyra-

mide FSD est désigné par GK_, le signal gaussien de sortie de l'étage K d'un étage analyseur de pyramide de Burt ou de pyramide FSD est désigné par GK, et le signal de sortie laplacien de l'étage K d'un étage analyseur de pyramide de Burt ou de pyramide FSD est

désigné par LK_1-.

Le signal d'entrée gaussien de l'étage K d'un synthétiseur de pyramide est désigné par G'K, le signal d'entrée laplacien de l'étage K d'un synthétiseur de pyramide est désigné

par L'K_1, et le signal de sortie gaussien de l'étage K d'un syn-

thétiseur de pyramide est désigné par G'K-I' Chacun des signaux d'entrée respectifs GK, G'K et L'K_ des figures 4a, 4b et 4c constitue un signal d'entrée de l'unité logique de filtrage 200 constitue un signal d'entrée de l'unité logique de filtrage 200 de la figure 2, tandis que chacun des signaux de sortie respectifs GK, LK1 et G'K_1 des figures 4a, 4b et 4c constitue un signal

de sortie de l'unité logique de filtrage 200 de la figure 2.

Comme indiqué sur la figure 4a, un étage K d'analyseur de pyramide de Burt est constitué des deux modules 400- la et 400-2a de l'unité logique de filtrage de la figure 3. Le

signal d'entrée Gk_1 est appliqué à l'entrée IN 1 du module 400-1a.

Le signal de sortie GK, qui est extrait à la sortie OUT 1 du module 4001a, est également directement transmis, en entrée, à la borne IN 1 du module 400-2a. Le signal de sortie présent sur la borne OUT 2 du module 400-1a est transmis directement en entrée sur la borne IN 2 du module 4002a. Le signal de sortie LK_1 est

extrait du module 400-2a par la sortie OUT 2.

Comme indiqué sur la figure 4a, les éléments respectifs 300, 304, 308, 312 et 314 de chacun des modules 400-1a et 400-2a sont programmés de manière différente les uns des autres. Dans le cas du module 400-1a, le multiplexeur 304 est programmé de façon à transmettre tous les éléments d'image GK appliqués comme premier signal d'entrée à l'entrée de filtrage du filtre 300. Dans le cas du module 400-2a, le multiplexeur 304 est programmé de façon à commuter alternativement entre son premier et son deuxième signal d'entrée, afin de ne transmettre qu'un sur deux des éléments d'image GK appliqués, comme premier signal d'entrée, à l'entrée du filtre 300, tout eny substituant sur l'entrée du filtre 300, des éléments d'image de valeur zéro pour un sur deux des éléments d'image GK. Le multiplexeur 308 du module 400-1a est programmé pour transmettre le signal d'entrée de filtrage retardé à son moyen retardateur 310, tandis que le multiplexeur 308 du module 400-2a est programmé pour transmettre

son signal d'entrée IN 2 à son moyen retardateur 310. L'ajuste-

ment du retard du filtre 300 du module 400-1a est programmé de

manière à fournir un retard de (m-1)H, c'est-à-dire quatre pé-

riodes de ligne de balayage horizontale dans l'exemple choisi, tandis que la programmation de la commande de retard du filtre 300 du module 400-2a est sans importance puisque le signal d'entrée de filtrage retardé n'est pas utilisé dans le module 400-2a. Le multiplexeur 312 du module 400-1a est programmé pour transmettre le signal de sortie de son moyen retardateur 310 à La borne OUT 2 de ceLui-ci, tandis que Le multipLexeur 312 du module 400-2a est programmé de façon à transmettre Le signal de sortie de son unité ALU 314 à la borne OUT 2 de celui-ci. La programmation de l'uni- té ALU 314 du module 400-1a est sans importance, puisqu'il n'en est pas utilisé dans le module 400-la. Toutefois, l'unité ALU 314

du module 400-2a est programmée de façon à fonctionner en sous-

tracteur (c'est-à-dire que la valeur de chaque élément d'image LK_1

provenant de la borne OUT 2 du module 400-2a est égale à la va-

leur de l'élément d'image venant de la sortie du filtre 300 du module 4002a tel qu'il est appliqué à la deuxième entrée de l'unité ALU 314 du module 400-2a, soustrait de l'élément d'image correspondant qui est en coincidence temporelle avec lui, tel qu'il est appliqué à la première entrée de l'unité ALU 314 du

module 400-2a).

Sauf une exception, l'étage K de l'analyseur de pyramide de Burt qui est représenté sur la figure 4a effectue toutes les fonctions exécutées par chaque étage de l'analyseur

de pyramide de Burt présenté et décrit dans la demande précédem-

ment citée. Plus spécialement, le filtre 300 du module 400-1a

fait fonction de filtre de convolution de l'étage K de l'ana-

lyseur de pyramide de Burt, le multiplexeur 304 et le filtre 300 du module 400-2a font, ensemble, fonction du filtre de dilatation et d'interpolation de l'étage K de l'analyseur de pyramide de Burt, l'entrée retardée du filtre 300 du module 400-1a et les moyens retardateurs 310 des deux modules 400-1a et 400-2a font ensemble fonction de moyen retardateur de l'étage K de l'analyseur de pyramide de Burt, et l'unité ALU 314 du module 400-2a fait fonction de moyen soustracteur de l'étage K de l'analyseur

de pyramide de Burt. Toutefois, l'étage de l'analyseur de pyra-

mide de Burt qui est représenté sur la figure 4a ne comporte pas de moyen de décimation pour sous-échantillonner le signal de sortie de filtrage ayant été soumis à convolution issu du filtre 300 du module 400-1a (qui constitue le signal GK présent sur la borne OUT 1 du module 400-1a). Toutefois, comme cela est discuté plus en détail ci-dessous, ce signal GK est soumis à décimation en un point ultérieur de la figure 2, qui se trouve à l'extérieur de l'unité logique de filtrage 200. D'autre part, le signal de sortie du multiplexeur 304 du module 400-2a, qui est appliqué en entrée au filtre d'interpolation 300 du module 400-2a, est en effetsoumis à décimation en même temps qu'il est dilaté par le remplacement par des éléments d'image de valeur zéro effectué pour un sur deux des éléments d'image du signal GK appliqué comme premier signal d'entrée au multiplexeur 304 du

module 400-2a.

En outre, le retard total produit par l'entrée retardée du filtre 300 du module 400-1a, le moyen retardateur 310 du module 400-1a et le moyen retardateur 310 du module 400-2a

est (m-1)H + (m-l), à savoir, dans le cas supposé, quatre pé-

riodes de ligne de balayage horizontale plus quatre périodes d'élément d'image. Ceci est juste égal au retard total inséré par le filtre 300 du module 400-1a et le filtre 300 du module 400-2a,

ce qui assure que des éléments d'image correspondants appli-

qué à la première et à la deuxième entrée de l'unité ALU 314 du module 400-2a apparaissent toujours en coïncidence temporelle

l'un avec l'autre.

Le cas de l'étage d'analyseur de pyramide FSD qui est présenté dans la figure 4b ne nécessite qu'un unique module 400-b. Les multiplexeurs respectifs 304 et 308 du module 400-b sont programmés d'une manière identique à celle exposée

en rapport avec les multiplexeurs respectifs 304 et 308 du mo-

dule 400-1a, et l'unité ALU 314 du module 400-b est programmée de manière que L'unité ALU 314 du module 400-2a. Toutefois, la commande de retard du filtre 300 est programmée de manière à fournir un retard pour l'entrée retardée valant (m-1)H/2. Ainsi,

le retard-total produit par l'entrée retardée et le moyen retar-

dateur 310 est (m-1)H/2 + (m-1)/2, c'est-à-dire dans le cas choisi, deux périodes de ligne de balayage horizontale plus deux périodes d'élément d'image. Ce retard total, qui est juste égal au retard introduit par le filtre 300, assure que des éLéments d'image correspondants appliqués à la première et à la deuxième entrée de l'unité ALU 314 du module 400-b se produisent toujours

en coïncidence temporelle l'un avec l'autre.

L'étage K du synthétiseur de pyramide repré-

senté sur la figure 4c est constitué d'un unique module 400-c.

Les éléments d'image correspondants des deux signaux d'entrée G'K et L'K1 qui sont appliqués aux entrées respectives IN 1 et IN 2 du module 400-c ne se produisent pas en coïncidence temporelle

l'un avec l'autre, mais sont décalés dans le temps l'un par rap-

port à l'autre. Plus spécialement, chaque élément d'image L'K1 est retardé, par rapport à son élément d'image G'K correspondant, d'une quantité égaLe à (m-1)H/2, c'est-à-dire, dans le cas choisi, deux périodes de ligne de balayage horizontale. Toutefois, ce décalage dans le temps n'a pas lieu dans le module 400-c, mais en un certain autre point du système de traitement de signaux

(comme cela sera discuté ci-dessous).

Les multiplexeurs respectifs 304, 308 et 312

du module 400-c sont programmés de la même manière que les multi-

plexeurs respectifs 304, 308 et 312 du module 400-2a décrit ci-dessus. Puisque l'entrée retardée venant du fittre 300 n'est pas employée dans le module 400-c, il est sans objet de parler de la programmation de la commande de retard. Toutefois, l'unité

ALU 314 du module 400-c est programméepour fonctionner en addi-

tionneur, et non pas en soustracteur.

Comme premier exemple du fonctionnement du processeur de pyramide représenté sur la figure 2, on supposera que l'unité logique de filtrage 200 est constituée par l'unique module d'unité logique de filtrage 400-b (figure 4b) programmé de façon à fonctionner en étage d'analyseur de pyramide FSD. En

outre, on suppose que le signal d'entrée vidéo appliqué à l'appa-

reil de traitement de pyramide 100 est un signal vidéo numérique de 8 bits qui représente simplement la première des deux trames entrelacées de chaque image complète successive d'un signal vidéo analogique NTSC appliqué par la caméra de télévision 108 via la connexion 110 en entréeau processeur analogique externe 106 (représenté sur la figure 1). Dans Le cadre du traitement

d'image effectué dans Les systèmes de surveillance et de robo-

tique, la résolution d'image plus basse qui résulte du fait de l'utilisation d'une seule des deux trames entrelacées de chaque image complète successive est ordinairement suffisante. Un avantage supplémentaire, dans le cas o des images de résolution inférieure sont suffisantes, est qu'il n'est pas nécessaire de transformer chaque image complète balayée entrelacée du signal vidéo en un format de balayage progressif avec de la traiter dans l'appareil de traitement de pyramide 100. Cette économie d'équipement matériel abaisse la complexité et le coût de ces systèmes. Sur la base des hypothèses précédentes, il est clair quele signal d'entrée vidéo ne consiste pas en un courant continu d'échantillons d'élément d'image. Au contraire, la série d'échantillons d'élément d'image qui apparaissent pendant la première période de trame (1/60 seconde) de chaque image complète successive du signal vidéo constitue un bloc -d 'information d'image. Les blocs successifs d'information d'image sont séparés les uns des autres par des intervalles vides qui apparaissent pendant chaque deuxième période de trame (1/60 seconde) de chaque-image complète successive du signal vidéo appliquée comme un signal d'entrée vidéo à l'appareil de

traitement de pyramide 100. Toutefois, l'appareil de traite-

ment de pyramide 100 traite en continu cette information d'image du signal d'entrée vidéo pendant les deux périodes de trame de

chaque image complète successive du signal vidéo.

En particulier, les multiplexeurs 206, 208, 210 et 212 de la première et de la deuxième RAM 214 et 216 sont

programmés de façon à fonctionner de la manière suivante.

Pendant la première trame de chaque image

complète successive, une série d'échantillons d'élément d'image--

qui définissent le bloc d'information d'image de cette image complète est appliquée comme signal d'entrée vidéo au multiplexeur 206, lequel transmet une série d'échantillons d'élément d'image à l'entrée IN 1 de l'unité logique de filtrage 200. A ce moment, l'unité logique de filtrage 200 fait fonction du premier étage de La pyramide et La série des échantiLLons d'éLément d'image aLors appliqués à l'entrée IN 1 de L'unité Logique de fiLtrage 200 constitue le signal d'entrée Go de La pyramide. Ceci conduit à l'obtention d'un signal G1 sur la borne OUT 1 et d'un signal L0 sur La borne OUT 2 de l'unité Logique de filtrage 200 (suivant

la configuration de la figure 4b).

Le muLtiplexeur 210 transmet le signal L0 venant de La borne OUT 2 via le retardateur programmable 228

jusqu'à La sortie vidéo 226 de L'appareil de traitement de pyra-

mide 100 (o il peut être encore traité par Le système de trai-

tement de signaux de La figure 1, comme cela sera discuté ci-

dessous). La série d'échantillons d'élément d'image G1 présente en OUT 1 (qui n'a pas encore subi d'opération de décimation) est transmise via le multiplexeur 212 à la première RAM 214

comme signal d'entrée d'écriture. Toutefois, le compteur de co-

lonne 264 et le compteur de rangée 266 sont incrémentés par des signaux d'horloge venant respectivement du diviseur-par-deux 274 et du diviseurpar-deux 272 (c'est-à-dire que le compteur de colonne 264 est incrémenté sur la moitié de la fréquence d'horloge des éléments d'image et le compteur de rangée 266 est incrémenté sur la moitié de la fréquence d'horloge de rangée. Ceci entraîne que seulement un sur deux des échantillons G1 d'une sur deux des lignes de balayage horizontales de l'image s'emmagasine dans la première RAM 214 (ce qui assure la décimation nécessaire dans les deux dimensions d'image, la dimension horizontale et la dimension

verticale). Ainsi, seul un sur quatre des échantillons en G1 appa-

raissant sur la borne OUT 1 de l'unité logique de filtrage 200 s'emmagasine dans la première RAM 214. Ce processus se poursuit jusqu'à la fin de la première période de trame de chaque image complète successive du signal vidéo. Au début de la deuxième période de trame de chaque image compLète successive, le compteur de colonne 264 et le compteur de rangée 266 sont respectivement cadencés à la fréquence d'horloge entière des éLéments d'image et à la fréquence d'horloge de rangée de manière provoquer la lecture en série de tous les échantillons G1 emmagasinés dans la première RAM 214 pour le seul premier quart de cette deuxième période de trame. Le multiplexeur 206 est alors programmé pour transmettre ces échantillons d'élément d'image G1 lus de la première RAM 214 à t'entrée IN 1 de l'unité logique de filtrage 200. Ceci produit l'apparition d'échantillons G2 sur la borne OUT 1 et d'échantillons L1 sur la borne OUT 2 de l'unité logique de

filtrage 200.

Le multiplexeur 210, qui fonctionne de la même manière que ci-dessus indiqué en relation avec le signal LO, transmet le signal L1 via le retardateur programmable 228 jusqu'à la sortie vidéo 226. Toutefois, cette fois, le multiplexeur 212 est programmé pour transmettre les échantillons d'élément d'image G2 venant de OUT 1 comme signal d'entrée d'écriture pour la deuxième RAM 216 (et non plus la première RAM 214). La deuxième RAM 216 fonctionne, pendant ses cycles respectifs d'écriture et de lecture de la manière précédemment décrite en relation avec la première RAM 214. Ainsi, les échantillons G2 ayant subi une décimation horizontalement et verticalement (dont le nombre est égal à 1/16 du nombre des échantillons G O) sont d'abord emmagasinés, puis les échantillons G2 emmagasinés sont lus en

1/16 de la deuxième période de trame et transmis via le multi-

plexeur 206 à la borne IN 1 de l'unité logique de filtrage 200.

Ce processus se poursuit pour chacun des étages successifs de la pyramide, les première et deuxième RAM 214

et 216 étant alternativement utilisés pour décimer, puis emma-

gasiner les échantillons d'élément d'image de sortie gaussiens qui lui sont transmis depuis la borne OUT 1 de l'unité logique de

filtrage 200 via les multiplexeurs 212.

Comme discuté en détail dans la demande pré-

citée, le signal analysé provenant d'un analyseur de pyramide à N étages est constitué par LO, L1,..., L_ et GN. Ainsi que cela a été décrit, l'appareil de traitement de pyramide 100 transmettra séquentiellement chacun des signaux sous-spectraux analysés laplaciens LO, L1,..., LN_1 à la sortie vidéo 226 de l'appareil de traitement de pyramide 100. En même temps que LN_1 est transmis de la borne OUT 2 de l'unité logique de filtrage 200 à la sortie vidéo 226 via le multiplexeur 210 et le retardateur programmable 228, le signal sous-spectral restant GN est transmis dans la borne OUT I de l'unité logique de filtrage 200 via le multiplexeur 212 pour être emmagasiné sous forme décimée dans l'une des deux RAM 214 et 216. Il est maintenant nécessaire de lire les échantillons d'élément d'image GN décimés emmagasinés

et de les transmettre, sans autre traitement, à la sortie vidéo 226.

Pour effectuer cette opération, il faut une programmation qui est

légèrement différente de celle précédemment décrite.

Plus spécialement, les multiplexeurs 308 et 312 du module d'unité logique de filtrage 400-b sont maintenant programmés pour coupler leurs sorties respectives avec leurs premières entrées respectives (ce qui prolonge le trajet de la borne IN 2 à la borne OUT 2 de l'unité logique de filtrage 200 via le moyen 310 retardateur d'élément d'image. En outre, le multiplexeur 208 est programmé pour transmettre les échantillons d'éLément d'image GN décimés lus à la borne IN 2 de l'unité logique de filtrage 200, et le multiplexeur 210 est programmé pour transmettre le signal de la borne OUT 2 à la sortie vidéo 226 via le retardateur programmable 228. De cette manière, le signal restant décimé GN atteint la sortie vidéo 226 de l'appareil de

traitement de pyramide 100.

De façon générale, le fonctionnement d'un système de traitement de signaux (par exemple le système de traitement de signaux (correspondant au système qui est représenté sur la figure 1) dans lequel l'appareil de traitement de pyramide est employé ne fait pas partie de l'invention. Toutefois, dans la plupart des cas, le signal de sortie vidéo analysé en pyramide venant de l'appareil de traitement de pyramide 100, qui est constitué par LO, L1,..., LN_1, et GN (apparaissant sur la connexion 138 de la figure 1) est ordinairement transmis via l'élément 104 à l'une, choisie, des mémoires d'imagescomplètes 102 en vue d'y être emmagasiné (ou bien sous sa forme initiale, ou bien après une attération ou une modification réalisée par l'unité ALU de l'élément 104). Le fait que le signal analysé en pyramide LO,

L1, LN_1 et GN soit emmagasiné permet à l'appareil de trai-

tement de pyramide 100 de fonctionner ultérieurement en synthé-

tiseur de pyramide pour reconstruire-un signal G'O.

Mis à part le fait que l'unité logique de filtrage 200 est constituée de deux modules 400-1a et 400-2a de la figure 4a (au lieu du module 400-b unique de la figure 15b), le fonctionnement de l'appareil de traitement de pyramide 100 effectuant une analyse en pyramide de Burt est identique en tout point de vue pratique à celui décrit ci-dessus en relation

avec une analyse en pyramide FSD.

Un deuxième exemple du fonctionnement de l'appa-

reil de traitement de pyramide 100 est l'utilisation d'une unité logique de filtrage 200 présentant la configuration indiquée pour le module 400-c unique de la figure 4c effectuant une synthèse de pyramide à N étages. Dans ce cas, on suppose que les signaux analysés G'N, L'N,...,L1 et L0 sont emmagasinés dans l'une

des trois mémoires d'imagescomplètesexternes 102 de la figure 1.

Le processus commence par le transfert du signal restant G'N,

de l'une des mémoires d'imagescomplètesexternes 102 à la pre-

mière RAM 214 de l'appareil de traitement de pyramide 100.

Cette opération s'effectue par transmission des échantillons d'élément d'image du signal restant G'N par l'intermédiaire du multiplexeur 104 et par leur application à l'appareil de traitement de pyramide 100, via la connexion 122 ou 124 (comme indiqué sur la figure 1), au titre de l'un de ses signaux d'entrée de 8 bits. Dans le même temps, le multiplexeur 312 et

le module 400-c de l'unité logique de filtrage 200 sont tempo-

rairement programmés pour coupler la première entrée de celui-ci à sa sortie (ce qui produit un trajet direct entre la borne IN 2 et la borne OUT 2 via le moyen retardateur d'élément d'image 310), tandis que le multiplexeur 208 est programmé pour transmettre le signal d'entrée vidéo G'N à la borne IN 2 et le multiplexeur 210 est programmé pour transmettre le signal restant G'N, qui a atteint la borne OUT 2, comme signal d'entrée d'écriture, à la RAM 214 à des fréquences d'horloge entières de colonne et de

rangée. Une fois effectuée cette fonction préliminaire, le multi-

plexeur 312 est programmé pour coupler sa deuxième entrée à sa sortie (comme cela est indiqué dans la configuration du module 400-c

de la figure 4c).

Ensuite, le signal G'N emmagasiné dans la première RAM 214 est lu à une fréquence valant la moitié des fréquences d'horloge de colonne et de rangée et est appliqué via le multiplexeur 206 à la borne IN 1, tandis que, dans le même temps, le signal LN_1 emmagasiné dans la mémoire d'image complète

externe 102 est lu à une fréquence valant les fréquences d'hor-

loge entières de colonne et de rangée et est appliqué via le bus 222 du signal d'entrée vidéo et le multiplexeur 208 à la borne IN 2. Toutefois, la programmation respective de la commande de synchronisation de lecture de la mémoire d'imagescomplètes102 et de la première RAM 214 est telle que le signal G'N lu dans la première RAM 214 subit un retard valant exactement deux périodes de balayage horizontale par rapport au signal L' lu dans la N-I mémoire d'imagescomplètes102. Ceci assure que chaque échantillon

du signal de sortie G'N filtré venant du filtre 300 qui est appli-

qué comme deuxième signal d'entrée à l'additionneur 314 se produit

en coïncidence temporelle avec son échantillon d'image corres-

pondant qui est appliqué comme premier signal d'entrée à l'addi-

tionneur 314 (comme représenté sur la figure 4c).

Le résultat obtenu est que l'unité logique de filtrage 200 produit sur sa borne OUT 2 le signal G'N_1. La deuxième RAM 216 et le multiplexeur 210 sont programmés pour appliquer ce signal G'N_1 comme signal d'entrée d'écriture à

la deuxième RAM 216.

L'ensemble du processus se répète alors, le signal L'K_2 emmagasiné étant lu dans la mémoire d'imagEscomplètes 102 et étant appliqué via le bus 222 du signal d'entrée vidéo et le multiplexeur 208 à la borne IN 2, et le signal G' N-1 emmagasiné étant lu dans la deuxième RAM 216 et étant appliqué via le multiplexeur 206 à la borne IN 1. Le résultat est que le signal G'N_2 est obtenu maintenant sur la borne OUT 2 et est appliqué via le multiplexeur 210 à la première RAM 214 comme signal d'entrée d'écriture. Le processus ci-dessus décrit peut se répéter (o la première et la deuxième RAM 214 et 216 sont alternativement utilisées pour emmagasiner chaque signal G' d'ordre successivement inférieur, après quoi le signal G'K emmagasiné est lu dans cette RAM et est transmis via le multiplexeur 206 à la borne IN 1, en même temps que son signal L'K.1 associé est lu dans la mémoire

d'imagescomplètes102 et est appliqué via le bus 222 et le multi-

plexeur 208 à la borne IN 2). Ce processus ainsi répété se pour-

suit jusqu'à ce que le signal G'0 (c'est-à-dire qu'un signal complètement restauré a été synthétisé) est finalement obtenu sur la borne OUT 2 de l'unité logique de filtrage 200. Lorsque

ceci se produit, le multiplexeur 210 est programmé pour trans-

mettre le signal G'0 via le retardateur programmable 228 à la sortie vidéo 226 de l'appareil de traitement de pyramide 100,

afin qu'iL puisse être utilisé par le reste du système de trai-

tement de signaux présenté sur la figure 1. A titre d'exemple, le signal G'0 synthétisé peut être utilisé pour l'affichage de l'image restaurée par le moniteur 128, avec ou sans traitement supplémentaire par l'unité ALU de l'élément 104 et avec ou sans retard supplémentaire dans la mémoire d'imagescomplètes102. Selon

une autre possibilité, le signal G'0 synthétisé peut être appli-

qué à un quelconque autre dispositif d'utilisation (non repré-

senté). Jusqu'ici, on a supposé que l'appareil de traitement de pyramide exerçait son effet sur un signal vidéo d'entrée constitué de la seule première trame de chaque image complète successive d'un signal vidéo NTSC. Toutefois, ceci n'est

pas une limitation essentielle.

Dans certains cas, pour lesquels la quantité d'information d'image nécessaire est encore plus petite, le signal d'entrée de l'appareil de traitement de pyramide peut être simplement constitué d'une seule trame parmi des trames alternées des images successives d'un signal NTSC (c'està-dire que chaque période de trame de 1/60 seconde pendant laquelle est présentée une nouvelle information est suivie d'un intervalle vide de 3/60 de seconde). Dans de tels cas, il existe un temps plus que suffisant, si l'on utilise des techniques de multiplexage temporel, pour mettre en oeuvre un analyseur de pyramide de Burt comportant une unité logique de filtrage 200 constituée par un seul module. Plus spécialement, ce module unique est d'abord programmé comme module de filtrage 400-1a (figure 4a) qui produit un signal GK, lequel est emmagasiné dans une des première et deuxième RAM 214 et 216. Ensuite, ce module unique est programmé comme module 400-2a (figure 4a), et le signal GK emmagasiné est Lu dans celle des première et deuxième RAM 214 et 216 dans Laquelle il a été emmagasiné et est appliqué en entrée au module unique des-sa-configuration-400-2a-,ce qui permet d'obtenir à

la sortie le signal LK_1.

L'appareil de traitement de pyramide 100 peut également être mis en oeuvre de façon qu'il puisse agir sur un signal vidéo NTSC complet, après que celui-ci a été mis sous forme d'un signal vidéo à balayage progressif numériquement

échantillonné. IL existe deux manières d'accomplir cette opéra-

tion. La première manière consiste à séparer le signal vidéo à balayage progressif en un premier et un deuxième canal, le premier canal étant constitué d'une sur deux seulement des

images complètes successives du signal vidéo à balayage progres-

sif et l'autre canal étant constitué des images complètes res-

tantes du signal vidéo à balayage progressif. Les échantillons d'élément d'imagescomplètessuccessives constituent un signal vidéo

à balayage progressif GO qui apparaît pendant chacun des inter-

valles de période d'image complète de 1/100 de seconde contigus successifs. Chacun des canaux est doté de son propre appareil

de traitement de pyramide 100 (la marche de l'appareil de traite-

ment de pyramide d'un canal étant retardée d'une période de trame par rapport à celle de l'appareil de traitement de pyramide de l'autre canal). La deuxième manière consiste à faire passer le signal vidéo à balayage progressif GO dans un compresseur de données de manière que chaque image complète successive présente à la

sortie du compresseur de données apparaisse alors pendant un pre-

mier intervalle de 1/120 de seconde suivi d'un deuxième intervalle de 1/120 de seconde à zéro. Ceci permet d'employer un unique appareil de traitement de pyramide 100, fonctionnant à une fréquence

d'horloge double.

Jusqu'ici, on a décrit l'invention en relation avec une image constituée d'une information d'image spatiale à deux dimensions. Toutefois, l'invention peut être mise en oeuvre pour agir sur une composante d'information d'un signal tempqrel échantillonné ayant plus de deux dimensions ou moins de deux dimensions. Ainsi, en général, les principes de L'invention peuvent être appliqués à un appareil de traitement de pyramide programmable utilisant des techniques numériques pour agir, pendant chacun des cycles de temps successifs, sur une série d'échantillons de signaux temporels qui définissent au moins un bloc d'une composante d'information à n dimension, o n est un entier donné valant au moins 1, chacun des cycles de temps étant constitué d'un certain nombre de périodes d'échantillons qui est au moins aussi grand que le nombre d'échantillons de

signaux temporels de la série.

En outre, l'appareil de traitement de pyramide 100 n'est pas limité à la seule mise en oeuvre des algorithmes relatifs à l'analyseur de pyramide de Burt, à l'analyseur de pyramide FSD

ou au synthétiseur de pyramide, qui ont été ci-dessus présentés.

L'appareil de traitement de pyramide 100 peut également être employé pour mettre en oeuvre d'autres algorithmes

en pyramide voulus utilisant une unité logique de filtrage pro-

grammable pour produire un ensemble d'un ou plusieurs signaux de sortie échantillonnés sous forme de fonctions spécifiéespouvant être choisies d'un ensemble d'un ou plusieurs signaux d'entrée échantillonnésqui lui est appliqué en fonction des valeurs de signaux de commande numériques appliquées à l'unité logique de filtrage programmable. L'unité logique de filtrage peut être constituée d'un ou plusieurs modules d'unité logique de filtrage présentant la structure de la figure 3, ou bien, suivant une autre possibilité l'unité logique de filtrage peut être constituée d'un ou plusieurs modules d'unité logique de filtrage programmable

présentant une structure différente de celle de la figure 3.

En outre, Les techniques de programmation de l'invention sont utiles pour réaliser d'autres types de traitements

à résolutions multiples, en plus du traitement d'une pyramide.

Par exemple, L'invention peut être utilisée dans des buts tels que l'échantillonnage d'une sous-zone choisie d'une image avec une résolution qui varie en fonction inverse de La taille de

la sous-zone.

Bien entendu, l'homme de l'art sera en mesure

d'imaginer, à partir de l'appareil dont la description vient d'être

donnée à simple titre illustratif et nullement Limitatif, diverses

variantes et modications ne sortant pas du cadre de l'invention.

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R EV E N D I C A T I ON

Appareil de traitement en temps réel retardé utilisant des techniques numériques pour traiter des échantillons de signaux temporels apparaissant séquentiellement qui définissent des blocs d'une composante d'information à n dimensions, o n est un entier donné valant au moins 1; caractérisé en ce que: ledit appareil (100) effectue des opérations à résolutions multiples pendant chacun de plusieurs cycles de temps

successifs afin de traiter des séries respectives desdits- échan-

tillons de signaux, et chacune desdites séries représente un bloc de composante d'information respectifs; et chacun desdits cycles de temps est constitué par un certain nombre de périodes d'échantillons qui est au moins aussi grand que le nombre d'échantillons de signaux temporels de chacune desdites séries; et ledit appareil (100) comporte une unité logique de filtrage programmable (200) produisant, en fonction de valeurs de premiers signaux de commande numériques appliqués (en 202) à celle-ci, un ensemble (par exemple L0) d'un ou plusieurs signaux de sortie échantillonnés représentant une fonction spécifiée pouvant être sélectionnée d'un ensemble d'un ou plusieurs signaux d'entrée échantillonnés appliqué (en IN 1 et, ou bien, IN 2) à celle-ci; plusieurs moyens de mémoire de lecture-écriture adressables (214, 216), qui sont chacun adressables suivant chacune desdites n dimensions et peuvent chacun être commandés en fonction des valeurs de deuxièmes signaux de commande numériques appliqués (via 252-258) à ceux-ci; - un moyen de couplage programmable comportant un premier ensemble de multiplexeurs (210, 212) associés distinctement à des sorties respectives (OUT 1, OUT 2) de ladite unité logique de filtrage, et un deuxième ensemble de multiplexeurs (206, 208) associés distinctement à des entrées respectives (IN 1, IN 2) de l'unité logique de filtrage, o lesdits multiplexeurs couplent sélectivement: (1) tout signal de sortie de l'unité logique de filtrage comme signal d'entrée d'écriture à l'un, sélectionné, d'au moins

deux desdits moyens de mémoire par l'intermédiaire d'un multi-

plexeur dudit premier ensemble de muLtiplexeurs qui est associé à cette sortie de l'unité logique de filtrage, (2) le signal de sortie de lecture de l'un quelconque desdits deux moyens de mémoire à l'une, sélectionnée, des entrées de l'unité logique de filtrage par l'intermédiaire du multiplexeur dudit deuxième ensemble de multiplexeurs qui est associé à cette entrée de l'unité logique de filtrage, (3) toute sortie de l'unité logique de filtrage directement à l'une quelconque, sélectionnée, desdites entrées de l'unité logique de filtrage par l'intermédiaire des multiplexeurs

respectifs desdits premier et deuxième ensembles de multi-

plexeurs qui sont distinctement associés à cette sortie de l'unité logique de filtrage et à celle, sélectionnée, desdites entrées de l'unité logique de filtrage, et (4) une série externe appliquée (sur 222) desdits échantillons de signaux temporels à l'une quelconque, sélectionnee, desdites entrées de l'unité logique de filtrage par l'intermédiaire du multiplexeur dudit deuxième ensemble de multiplexeurs qui est associé à celle, sélectionnée, desdites entrées de l'unité logique de filtrage, tout cela en fonction des valeurs de troisièmes signaux de commande numériques appliqués (via 250) à celui-ci; et

un moyen de synchronisation et de commande ser-

vant à produire et à appliquer à ladite unité logique, auxdits moyens de mémoire et auxdits multiplexeurs respectivement lesdits premiers, deuxièmes et troisièmes signaux de commande numériques, ledit moyen de synchronisation de commande comportant un moyen de mémoire

d'instruction adressable (230) qui détermine les valeurs respec-

tives desdits premiers, deuxièmes et troisièmes signaux de commande numériques pendant chaque période dudit certain nombre de périodes

d'échantillonsde chacun desdits cycles de temps.