SU1695303A1 - Логический анализатор - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  вычислительных систем. Цель изобретени  - повышение полноты контрол  за счет исключени  потерь регистрируемой информации . При этом анализатор обеспечивает выборочную запись входной информации с учетом текущих значений признаков, характеризующих эту информацию , а также возможность перевода объекта контрол  в квазиреальный масштаб времени путем соответствующего изменени  так- тировани  объекта контрол . 2 з.п. ф-лы, 3 ил, 1 табл.

Description

zt

Ј

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  вычислительных систем.

Цель изобретени  - повышение полноты контрол  за счет исключени  потерь регистрируемой информации о работе контролируемого объекта.

На фиг.1 приведена функциональна  схема анализатора; на фиг.2 и 3 - схемы блока обнаружени  условий запуска и блока управлени  записью соответственно.

Анализатор содержит генератор 1 тактовых импульсов,блок 2 обнаружени  условий запуска, блок 3 управлени  записью, блок 4 пам ти, счетчик 5, мультиплексор 6, элемент ИЛИ 7, буферные регистры 8 и 9, формирователь 10 импульсов синхронизации , первую 11 и вторую 12 группы информационных входов, группу 13 тактовых выходов, группу 14 информационных выходов дл  считывани  зарегистрированной информации, вторую Т5 и первую 16 группы

входов задани  режимов, выход 17 готовности дл  считывани  зарегистрированной информации , выход 18 переполнени , вход 19 считывани  зарегистрированной информации , вход 20 сброса, выход 21 Конец работы и вход 22 Пуск.

Блок обнаружени  условий запуска состоит из узлов 23-26 пам ти, регистра 27 адреса, счетчика 28 адреса, схем 29 и 30 сравнени , группы 31 и 32 элементов И, элементов И 33 и 34, элемента 35 запрета, элементов ИЛ И 36 и 37 и элемента 38 задержки .

Блок управлени  записью содержит узел 39 пам ти, счетчик 40, триггеры 41 и 42. элементы И 43 и 44 и элемент 45 задержки.

В качестве блока 4 пам ти может быть применено известное устройство с дополнительным входом сброса.

Дл  подготовки анализатора к работе на вход 20 подаетс  сигнал Сброс, который приводит блоки 2-5 в исходное состо О

ю ел

00

о

00

ние. Затем на группу 16 входов подаетс  код, в соответствии с которым по приходу сигнала на вход 22 на одном из восьми выходов блока 10 по вл етс  синхроимпульс, необходимый дл  загрузки информации о режимах работы анализатора с входов 15 в блоки 2,3 и 9.

Подготовка к работе блока 2 обнаружени  условий запуска заключаетс  в осуществлении q циклов записи (где q - длина эталонной последовательности, q Ј п). Каждый из этих циклов состоит из четырех последовательных записей соответствующей информации по адресам, отведенным дл  узлов 23-26 пам ти, При этом в зависимо- сти от кода на входах 16 на одном из выходов формировател  10 по вл етс  сигнал, который поступает на вход записи, соответствующий коду узла пам ти. В первом из циклов запись производитс  в нулевую  чейку узлов 23-26, так как на их адресные входы приходит информаци  с обнуленного счетчика 28. Сигнал с выхода формировател  10, кроме входа записи узла 26 пам ти поступает на вход элемента ИЛИ 37, сигнал с выхода которого поступает на счетный вход счетчика 28 и задним фронтом увеличивает его содержимое нэ единицу. Таким образом, готовитс  адрес следующей  чейки узлов пам ти,

Узел 24 пам ти имеет емкость n x m, где п - максимальна  длина эталонной информации; m - разр дность входной информации . Он предназначен дл  хранени  эталонной информации, причем в первой его  чейке хранитс  первый элемент последовательности , во второй - второй элемент и т.д.

Узел 23 пам ти имеет емкость n x m и предназначен дл  хранени  кодов маски. При необходимости исключить анализ 1-го (,....т) равзр да j-ro (,...,n) элемента эталонной последовательности надо записать О в 1-й разр д j-й  чейки узла, в остальные разр ды всех  чеек надо записать

« И

Узел 25 пам ти имеет емкость n x к, где к 1оо,2П. Он предназначен дл  хранени  адресов перехода. Адрес перехода представл ет собой адрес  чейки узла 24, хран - щей элемент последовательности, к сравнению с которым надо перейти при несовпадении поступившего информационного слова с очередным элементом эталонной последовательности.

Узел 26 пам ти имеет емкость n x 1 и предназначен дл  хранени  признаков цикла. Единичный признак цикла разрешает провести цикл сравнени  поступившего слова с элементом эталонной последовательности , адрес которого считан из узла 25 (см. таблицу).

Данные о поведении контролируемого объекта поступают в виде m-разр дных двоичных слов.

Очевидно, что если два последовательно поступивших слова совпали с первыми двум  элементами эталонной последовательности , а третье - не совпало, то необходимо произвести сравнение третьего слова с вторым элементом эталонной последовательности , так как возможно, что двоичный код третьего слова - это А. Точно так же при совпадении п ти слов с первыми п тью элементами приведенной последовательности и несовпадении шестого слова с шестым элементом, необходимо сравнить шестое слово с третьим элементом последовательности , так как возможно, что двоичный код шестого слова - это В. Если шестое слово не совпало с третьим элементом последовательности , то его надо сравнить с вторым элементом эталонной последовательности.

После окончани  q циклов записи осуществл етс  запись в регистр 27 числа циклов (двоичный код q).

При подготовке к работе блока 3 21 раз (I - количество признаков на входах 12) осуществл етс  запись информации в узел 24, адресные входы которого подключены к выходам счетчика 5. В первом цикле информаци  будет записана в нулевую  чейку узла 39, так как счетчик 5 обнулен. Задним фронтом сигнала с выхода формировател  10 содержимое счетчика увеличиваетс  на единицу. Таким образом, подготавливаетс  адрес следующей  чейки узла 39 пам ти.

Узел 39 пам ти имеет емкость 2x1, где I количество признаков, анализируемых устройством . Перед началом работы в  чейки узла 34, адресные константы которых совпадают с комбинаци ми признаков, сопровождающими выбранные дл  трассировки данные, записываютс  1, остальные  чейки обнул ютс .

В счетчик 40 заноситс  двоичный код количества данных, которые необходимо запомнить в блоке 4 после обнаружени  блоком 2 заданных условий запуска. После этого на вход 20 анализатора поступает сигнал Сброс, обнул щий счетчик 5, счетчик 28 и триггеры 41 и 42. На этом подготовка анализатора к работе заканчиваетс , после чего логический анализатор подключаетс  к выходам объекта контрол  и работает следующим образом.

С группы 13 выходов анализатора в объект контрол  поступают тактовые частоты и метки времени, определ емые кодом с выходов регистра 9. Измен   содержимое первой группы выходов регистра 9, можно измен ть тактовые частоты и метки времени на группе выходов блока 1. С выхода блока 1 опорна  частота поступает на тактовый вход блока 4 пам ти.

Если контролируемым объектом  вл етс  ЭВМ с магистралью МПИ ГОСТ 26.765.51-86, то группа информационных входов 11 подключаетс  к мультиплексированным лини м адрес - данные (АДОО

АД15), а группа входов 12 признаков - к лини м управл ющих сигналов.

Анализатор работает следующим образом .

С группы входов 11 на информацией- ные входы регистра 8 поступают данные о работе объекта контрол . Признаки, характеризующие эти данные, поступают с входов 12 анализатора на информационные входы счетчика 5 и мультиплексора 6. Кроме того, признаки, указывающие на изменени  информации, приход щей на входы 11 и 12 анализатора, поступают на входы элемента ИЛИ 7. Сигнал с выхода элемента ИЛИ 7 поступает на входы записи счетчика 5 и ре- гистра 8, записыва  в них информацию, и на тактовый вход блока 3 управлени  записью.

На управл ющий вход мультиплексора 6 с второй группы разр дных выходов регистра 9 подаетс  код, который разрешает прохождение через мультиплексор 6 признака , сигнализирующего о наличии на входе 11 данных, последовательность которых отслеживает блок 2 (например, признак Команда при отслеживании последователь- ности команд или сигнал записи в какой-либо регистр при отслеживании последовательности изменени  информации в этом регистре).

Сигнал с выхода мультиплексора 6 по- ступает на первый вход элемента ИЛИ 36 (фиг.2) с выхода которого сигнал поступает на вход элемента 38 задержки и входы считывани  узлов 23-26 пам ти. Из  чейки узлов , адрес которых определ етс  счетчиком 38, считываетс  информаци . Код очередного элемента эталонной последовательности с группы выходов узла 24 поступает на входы группы элементов И 32. Код маски дл  очередного элемента эталонной последова- тельности с группы выходов узла 23 поступает на входы групп элементов И 31 и 32. Адрес перехода дл  очередного элемента отслеживаемой последовательности с выходов 25 пам ти поступает на информацией- ные входы счетчика 28, Признак цикла с выхода узла 26 поступает на вход элемента И 24.

На выходах группы элементов И 32 по вл етс  код очередного элемента эталонной последовательности, а на выходах группы элементов И 31 - код очередного слова из потока данных о состо нии контролируемого объекта. Причем, если из 1-го разр да кода маски считан О, то на 1-х выходах групп элементов И 31 и 32 по вл етс  О. Таким образом, обеспечиваетс  маскирование разр дов слова, не подлежащих анализу .

Информаци  с выходов групп элементов И 31 и 32 поступают соответственно на входы схемы 29 сравнени .

Если коды равны, то схема 29 вырабатывает на своем выходе единичный сигнал, если коды не равны - нулевой. Этот сигнал поступает на входы элементов И 33 и 27 и элемента 35 запрета, на другие входы которых с выхода элемента 38 задержки поступает сигнал, задержанный на врем  срабатывани  узлов 23-26, групп элементов И 31 и 32 и схемы 29 сравнени .

Если сигнал с выхода схемы 29 нулевой (поступившее слово не совпадает с очередным элементом эталонной последовательности ), то на выходе элемента 35 запрета по вл етс  сигнал, который поступает на вход элемента И 34 и на вход записи счетчика 28. При этом в счетчик 31 записываетс  адрес перехода, приход щий на его информационные входы с выходов узла 25. При этом из узла 26 считываетс  1. на выходе элемента И 34 по вл етс  сигнал, поступающий на вход элемента ИЛИ 36. В результате запускаетс  новый цикл работы блока 2 обнаружени  условий запуска.

Если из блока пам ти 21 считан О, то на выходе элемента И 34 сигнала нет. В счетчик 28 при этом записываетс  нулевой код из узла 25 пам ти. Блок 2 заканчивает цикл сравнени  поступившего слова с элементами эталонной последовательности и переходит к анализу следующего слова, приход щему с регистра 8.

Если сигнал с выхода блока сравнени  32-единичный (поступившее слово совпадает с очередным элементом эталонной последовательности ), то на выходе элемента И 33 по вл етс  сигнал 1, который через элемент ИЛИ 37 поступает на счетный вход счетчика 28, добавл   к его содержимому единицу, а также разрешает работу схемы 30 сравнени .

Тавким образом, на счетчике 31 формируетс  адрес следующего элемента эталонной последовательности.

Схема сравнивает между собой коды с выходов регистра 27 и счетчика 28. При равенстве этих кодов на ее выходе вырабатываетс  сигнал,  вл ющийс  сигналом запуска блока 3. Этот сигнал поступает также на вход сброса счетчика 28, устанавлива  его в нулевое состо ние, и на установочный вход триггера 41 (фиг.З).

Единичный сигнал с выхода триггера 41 поступает на вход элемента И 43, а на информационные входы блока 3, соединенные с адресными входами узла 39. С выходов счетчика 5 поступают признаки, по заданным комбинаци м которых блок 3 вырабатывает на своем первом выходе сигнал, поступающий на вход записи блока, по которому в блок 4 записываетс  информаци  с выходов регистра 8 и счетчика 5.

При считывании 1 из узла 39 на выходе элемента И 43 по вл етс  сигнал, поступающий на вычитающий вход счетчика 40. По заднему фронту этого сигнала содержимое счетчика уменьшаетс  на 1. Когда :четчик 40 обнул етс , на его выходе по вл етс  сигнал, поступающий на установочный вход триггера 42, Нулевой потенциал с инверсного выхода триггера 42 поступает йа вход элемента И 44, блокиру  прохожде- Йие сигнала записи в блок 4 пам ти. Сигнал Ј пр мого выхода триггера 42 поступает на Ьыход 21 анализатора и свидетельствует о прекращении процесса наблюдени  за контролируемым объектом.

Таким образом, обеспечиваетс  останов (бора данных о контролируемом объекте с заданной задержкой после обнаружени  услови  запуска.

Анализатор обеспечивает возможность параллельно с накоплением информации в 4 осуществить ее вывод на выходы 14. Дл  этого на вход 19 подаетс  сигнал Чтение , который далее поступает на вход чтени  блока 4 пам ти. При этом на информационных выходах блока 4 и выходах 14 анализатора по вл етс  информаци , сопровождаема  сигналом готовности на выходе 17. В случае заполнени  всех Ячеек блока 4 пам ти на выходе 18 по вл етс  сигнал переполнени , который далее поступает в объект контрол , сообща , что Скорость накоплени  информации в анализаторе превышает скорость ее вывода из него. По этому сигналу объект контрол  должен перевести режим работы объекта контрол  в квазиреальный масштаб времени, пропорционально понижа  тактовые частоты и метки времени, вырабатываемые генератором 1. Дл  этого в регистр 9 записываетс  соответствующа  информаци  с входов 15. Таким образом, предотвращаютс  потери регистрируемой информации и за счет Зтого повышаетс  полнота контрол .

Claims (3)

1. Логический анализатор, содержащий блок пам ти, блок обнаружени  условий запуска , блок управлени  записью, формирователь импульсов синхронизации и два буферных регистра, группа информационных входов первого из которых  вл етс  первой

группой информационных входов анализатора , группа разр дных выходов первого буферного регистра соединена с группой старших разр дов информационных входов блока пам ти и с группой информационных

0 входов блока обнаружени  условий запуска,

выход которого соединен с входом запуска

блока управлени  записью, первый выход

которого соединен с входом записи блока

пам ти, группа выходов которого  вл етс 

5 группой информационных выходов анализатора дл  считывани  зарегистрированной информации, группа входов задани  режимов формировател  импульсов синхронизации  вл етс  первой группой входов

0 задани  режимов анализатора, входы задани  условий записи и останова блока управлени  записью и входы задани  условий запуска блока обнаружени  условий запуска объединены между собой и образуют

5 вторую гру п пу входо в за дан и  режимов анализатора , первый выход формировател  импульсов синхронизации соединен с входом записи второго буферного регистра, отличающийс  тем, что, с целью повышени 

0 полноты контрол  за счет исключени  потерь регистрируемой информации, в анализатор введены генератор тактовых импульсов, мультиплексор, счетчик и элемент ИЛИ, причем входы элемента ИЛИ,

5 информационные входы счетчика и мультиплексора соединены между собой и образуют вторую группу информационных входов анализатора, выход элемента ИЛИ соединен с входами записи первого буферного

0 регистра и счетчика и с тактовым входом блока управлени  записью, вход сброса которого соединен с входами сброса счетчика, блока пам ти и блока обнаружени  условий запуска i и  вл етс  входом сброса анализа5 тора, группа разр дных выходов счетчика соединена с группой младших разр дов информационных входов блока пам ти и с группой информационных входов блока управлени  записью, второй выход которого

0  вл етс  выходом Конец работы анализатора , группа информационных входов второго буферного регистра подключена к второй группе входов задани  режимов анализатора , перва  группа разр дных выхо5 дов второго буферного регистра соединена с группой входов задани  режимов генератора тактовых импульсов, втора  группа разр дных выходов второго буферного регистра соединена с группой адресных входов мультиплексора, выход которого

соединен с входом разрешени  блока обнаружени  условий запуска, входы с первого по п тый записи условий запуска которого подключены к выходам с второго по шестой формировател  импульсов синхронизации, седьмой выход которого соединен со счетным входом счетчика и с первым входом записи блока управлени  записью, восьмой выход формировател  импульсов синхронизации соединен с вторым входом записи блока управлени  записью, вход чтени  блока пам ти  вл етс  входом считывани  зарегистрированной информации анализатора, вход разрешени  формировател  импульсов синхронизации  вл етс  входом Пуск анализатора, выход генератора тактовых импульсов соединен с тактовым входом блока пам ти, группа выходов генератора тактовых импульсов  вл етс  группой тактовых выходов анализатора дл  подключени  к тактовым входам кон7ролируемого объекта, первый выход блока пам ти  вл етс  выходом готовности анализатора дл  считывани  зарегистрированной информации, второй выход блока пам ти  вл етс  выходом переполнени  анализатора.

2.Анализатор поп.1,отличающий- с   тем, что блок обнаружени  условий запуска содержит четы ре узла пам ти, регистр адреса, счетчик адреса, две схемы сравнени , две группы элементов И, два элемента И, элемент запрета, два элемента ИЛИ Vi элемент задержки, причем одноименные адресные входы узлов пам ти с первого по четвертый соединены с соответствующими информационными входами первой группы

первой схемы сравнени  и подключены к выходам счетчика адреса, входы считывани  узлов пам ти с первого по четвертый и вход элемента задержки подключены к выходу первого элемента ИЛИ, первый вход которого  вл етс  t входом разрешени  блока, одноименные информационные входы узлов пам ти с первого по четвертый соединены с соответствующими информационными входами регистра адреса и образуют входы задани  условий запуска блока, входы записи узлов пам ти с первого по четвертый и вход записи регистра адреса  вл ютс  входами записи с первого по п тый блока, первые группы входов элементов И первой и второй групп попарно соединены между собой и подключены к группе выходов первого узла пам ти, втора  группа входов первой группы элементов И  вл етс  группой информационных входов блока, втора  группа входов второй группы элементов И подключена к группе выходов второго узлав пам ти, группы выходов элементов И первой и второй групп соединены с первой и второй группами входов второй схемы сравнени , выход которой соединен с первым входом первого элемента И и с инверсным входом элемента запрета,

5 пр мой вход которого и второй вход первого элемента И подключены к выходу элемента задержки, выход первого элемента И подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с вхо0 дом записи третьего узла пам ти, выход элемента запрета соединен с первым входом второго элемента И и с входом записи счетчика адреса, группа информационных входов которого подключена к выходам

5 четвертого узла пам ти, первый вход сброса счетчика адреса  вл етс  входом сброса блока, выход второго элемента ИЛИ соединен со счетным входом счетчика адреса и с входом разрешени  первой схемы сравне0 ни , выход которой  вл етс  выходом блока и соединен с вторым входом сброса счетчика адреса, выход третьего узла пам ти соединен с вторым входом второго элемента И, выход которого соединен с вторым входом

5 первого элемента ИЛИ, группа выходов регистра адреса соединена с второй группой информационных входов первой схемы сравнени .

0

3. Анализатор по п. 1, от л и ч а ю щи й- с   тем, что блок управлени  записью содержит узел пам ти, счетчик, два триггера, два элемента И и элемент задержки, причем вход элемента задержки  вл етс  тактовым

5 входом блока, выход элемента задержки соединен с входом чтени  узла пам ти, вход записи которого  вл етс  вторым входом записи блока, соответственно информационные входы узла пам ти и счетчика соеди0 нены между собой и образуют группу входов задани  условий запуска и останова входов блока, группа адресных входов узла пам ти  вл етс  группой информационных входов блока, выход узла пам ти соединен

5 с первыми входами первого и второго элементов И, установочный вход первого триггера  вл етс  входом запуска блокз, выход первого триггера соединен с вторым входом первого элемента И, выход которого соеди0 нен с вычитающим входом счетчика, вход записи которого  вл етс  первым входом записи блока, выход заема счетчика соединен с установочным входом второго триггера , вход сброса которого и вход сброса

5 первого триггера образуют вход сброса блока , пр мой выход второго триггера  вл етс  вторым выходом блока, инверсный выход второго триггера соединен с вторым входом второго элемента И, выход которого  вл етс  первым выходом блока.

Примечание. А, В, иС- элементы эталонной последовательно, представленные двоичном коде.

Фиг. 1

Составитель З.Моисеенко Редактор Л.Пчолинска  Техред М.МоргенталКорректор Э.Лончакова

Заказ 4163ТиражПодписное

ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., 4/5

Производственно-издательский комбинат Патент, г. Ужгород, ул.Гагарина, 101

Фиг.З