Изобретение, относитс к вычислительной технике и может быть исполь зовано при построении информационны систем, в которых требуетс организ вать обмен информацией между устрой ствами, работающими с разной скоростью . Известно устройство дл сопр жени , содержащее буферный запоминающий блок, дешифратор, маркерный регистр , триггер, два элемента задерж ки, два вентил , элемент Р1ПИ-НЕ, формирователь импульсов. Устройство осуществл ет одновременно запись информации в одну чей ку буферного запоминающего блока и считывание из другой чейки. Эти чейки вьщел ютс дешифратором 1 .J. Недостатками этого устройства вл ютс большие сложность и аппаратурные затраты, неоднородность в структуре устройства. Известно также устройство дл сопр жени , содержащее пам ть, состо щую из сдвиговых регистров пам ти , дополнительный сдвиговый регист группу элементов ИМПЛИКАЦИЯ, группу элементов И и узел синхронизации состо щий из триггеров, информацион ные входы и выходы устройства, вход признака наличи информации устройства и вькод готовности, вход такто вых импульсов, вход чтени информации устройства и выход переполнени 2. . В данном устро)нстве признак нали чи информации и информаци , постутающие на входы устройства, по тактовым импульсам со входа устройства записываютс в 1-ые разр ды дополни тельного регистра признаков наличи информации и регистров информационных соответственно и продвигаютс слева направо в разр д п соответствукицих регистров номераци разр дов регистров и производитс слева направо от 1 до п). Выход п-го разр да Дополнительного регистра вл етс выходом готовности устройства, а выходы п-ыхразр дов регистров пам ти - информационными выходами устройства . Одноименные разр ды сдвиговых регистров пам ти образуют запоминающую чейку пам ти. Узел синхронизации обеспечивает считывание информации из вькодной ,п-й чейки в любой момент времени. По импульсу на входе чтени информа ции узел синхронизации разрешает сдвиг в выходную чейку следующего кода. Элементы ИМПЛИКАЦИЯ анализируют возможность переписи содержимого одной чейки пам ти в последующую и управл ют прохождением тактовых импульсов через элементы И на входы продвижени разр дов сдвиговых регистров пам тиИ дополнительного. Разрешение переписи на выходе к-го (, 2, ..., п) элемента ИМПЛИКАЦИЯ вырабатываетс , если хот бы в одном от к до п разр дов дополнительного регистра имеетс признак наличи информации равный нулю (т.е. соответствующа этому разр ду чейка пам ти свободна). Быстродействие данного устройства дл сопр жени определ етс частотой тактовых импульсов на входе устройства и максимальные скорости ввода и вывода информации равны частоте тактовых импульсов. Вследствие разброса времени задержки реальных элементов ИМПЛИКАЦИЯ период следовани тактовых импульсов дл обеспечени надежной работы данного известного устройства должен выбиратьс из соотношени Тп Т, . п+Т , где Т„ период следовани тактовых импульсов дл известного устройства; врем задержки одного элемента ИМПЛИКАЦИЯ; количество разр дов сдвиговых регистров ( чеек пам ти; длительность тактового импульса . Из выражени (1) видно, что быстродействие известного устройства падает с увеличением п, что вл етс его недостатком. , Цель изобретени .- увеличение быстродействи устройства. Поставленна цель достигаетс тем, ЧТО в устройство дл сопр жени , содержащее группу из п разр дных буферных сдвиговых регистров, первую группу из п элементов И, триггер синхронизации, причем информационные входы первых разр дных буферных сдвиговых регистров группы образ5 т группу информационных входов устройства , информационные выходы последних разр дов буферных сдвиговых регистров группы образуют группу информационных выходов устройства, первые входы элементов И первой группы объединены и вл ютс тактовым входом устройства; синхровход триггера синхронизации вл етс входом чтени устройства, выход каж дого из элементов И первой, группы соединен со входами сдвига одноимен ного разр да буферных сдвиговых регистров группы, введены группа триг геров признака наличи информации, втора группа из п элементов И, при :чем первый вход первого элемента И второй группы вл етс входом призн ка наличи информации устройства, пр мой, въкоц последнего триггера признака наличи информации группы соединен с установочным входом триг гера синхронизахщи и вл етс выходом готовности устройстваi пр мой выход первого триггера признака нал чи информации группы соединен с пе вым входом второго элемента И второ группы и вл етс выходом переполне ни устройства, -второй вход каждого из элементов И первой группы соединен соо.тветственно с выходом одноименного элемента И второй группы своего разр да, с первым установочным входом одноименного триггера признака наличи информации группы и со вторым установочным входом предыдущего триггера признака налич информации группы, вторые входы элементов И второй группы соединены с инверсными выходами одноименных триггеров признака наличи информации группы, выходы которых соединены соответственно с первыми входами последующих элементов И вто рой группы, синхровходы триггеров (признака наличи информации группы соединены с первыми входами элементов И первой группы, второй установочный вход последнего триггера при знака наличи информагщи соединен с выходом триггера синхронизации, i Устройство позвол ет организовать обмен информацией между устрой стйами, работающими с разной скоростью , и имеет большее быстродейст вие, чем известное устройство. Быстродействие известного и данного/ устройств определ етс частотой тактовых импульсов. В известном устройстве в каждом такте сдвигаетс все содержимое 764 пам ти и дл надежной работы устройства необходимо, чтобы период тактовых импульсов удовлетвор л неравенству (1), т.е. Т 7, Т,п+Т . Максимальна частота ввода-вывода информации равна частоте тактовых, импульсов, котора снижаетс с увеличением п. В данном устройстве введение группы триггеров признаков наличи информации и элементов И второй группы позволило осуществить конвейерный принцип продвижени информации со входа устройства на его выход. Максимальна частота ввода-вьшода в этом случае в 2 раза ниже частоты тактовых импульсов. При этом дл сдвига информации из чейки к-1 в чейку К анализируютс признаки наличи информации только в чейках к-1 и К (). Этот анализ выполн ет к-й элемент И второй группы, поэтому период тактовых импульсов в предлагаемом устройстве должен удовлетвор ть неравенству Тп Тзп+Т где Т, период следовани тактовых импульсов в предлагаемом устройстве ( не зависит от п) ; врем задержки одного элемента И; длительность тактового им пульса. Минимально необходима длительность TaiKTOBbix импульсов в известном и данном устройствах одна и та же. Дл существующих серий микросхем пл Отношение скоростей ввода-вывода информации предлагаемого и известного устройств А f-ir-r- -05 3) при достаточно большом п это отношешение много больше единицы, и следовательно , быстродействие данного устройства вьш1е быстродействи известного устройства. На ,фиг. 1 представлена структурна схема устройства; на фиг. 2 -. временна диаграмма, по сн юща его работу дл случа . Устройство (фиг. 1) содержит пам ть 1, состо щую из буферных сдвиговых регистров 2 с разр дами 3 и входами 4, элементы И 5 первой группы, узел синхронизации 6 с выхо-: дом 7 состо щий из триггера 8 сиихронизации , информационные входы 9 и выходы 10 устройства, вход 11 признака наличи информации устройства и выход 12 готовности, вход 13 тактовых импульсов,- вход 14 чтени информации устройства, выход 15 пере полнени , группа триггеров 16 признаков наличи информации и элементы И 17 второй группы. Сигналы на фиг. 2 соответствуют указанным входам и выходам устройства и выходам, соответствующих элементов И. Одноименные разр ды регистров 2 образуют запоминающую чейку пам ти 1. 1 в каком-либо триггере 16 признака наличи информахщи отмечает наличие информации в соответствующей запоминающей чейке пам ти 1, а О - отсутствие информации там. Элементы И 17 анализируют возможност переписи содержимого одной чейки пам ти 1 в другую и управл ют прохож дением тактовых импульсов через элементы И 5. на входы продвижени разр ДОН буферных сдвиговых регистров 2. Узел 6 синхронизации разрешает сброс сигнала готовности на выходе 12 устройства после считывани информации из выходной (крайней справа)- чейки пам ти 1. Устройство работает следующим образом. В исходном состо нии триггер 8 синхронизации и все триггеры 16 признаков наличи информации установлены в нулевое состо ние (прием дл описани работы устройства позитивную логику, т.е. низкий уровень напр жени соответствует OV). Поступающий на информационные входы 9 устройства двоичный код сопровождает с 1 на входе 11, признака наличи информации и всегда заноситс в первую слева чейку пам ти 1, образован ную первыми разр дами буферных сдвиговых регистров 2 по сигналу на входе 13 тактовых импульсов. Одновремен но происходит установка в 1 первого слева триггера 16 признака наличи информации. Тактовые импульсы непрерывно подаютс на вход 13 и занесенный код последовательно через .все чейки пам ти 1 продвигаетс в выходную чейку. Занесение информации в к-ю (, п) чейку пам ти 1 образованную К-ми разр дами буферных сдвиговых регистров 2, производитс по тактовому импульсу с выхода )(-го элемента 5 И первой группы при наличии сигнала разрешени сдвига на выходе к-го элемента 17 И второй группы. Данный сигнал разрешени сдвига вырабатываетс , если (К-1)-й и К-й триггеры 16 признаков наличи информации наход тс соответственно в состо ни х 1 и О. Этот же сигнал разрешени сдвига разрешает установку тактовым импульсам в 1 К-го и в О (К-1)-го триггеров 17 признаков наличи информации. Т.е. в каждом такте сдвигаетс содержимое и признак наличи информации только тех чеек пам ти с установленными в 1 признаками наличи информации, дл каждой из которых следующа справа чейка пам ти не хранит информацию . В соответствии с изложенным первый введенный код сдвигаетс в последнюю чейку, второй - в предпоследнюю и аналогичным образом заполн ютс все чейки пам ти 1. Признак 1 наличи информации в выходной чейке с соответствующего триггера 16 признака наличи информации устанавливает высокий уровень на выходе 12 -готовности устройства, разреша считывание информации с информационных выходов 10 устройства, а также дает разрешение на установку в 1 триггера синхронизации 8 в узле синхронизации 6. После считьшани информации из выходной чейки, которое может происходить в любой момент времени, импульс на входе 14 чтени информации устанавливает триггер 8 синхронизации в единичное состо ние. Первый пришедший после этого тактовый импульс сбрасывает триггер 16 признака наличи информации в выходной чейке. что приводит к сбросу сигнала готовности на выходе 12 устройства и триггера 8 синхронизации в О. В следующем такте информаци из предпоследней чейки сдвинетс в последнюю и цикл считывани информации повтор етс , а одновременно с этим в последующих тактах происходит последовательный сдвиг из чейки в чейку вправо по конвейерному принципу содержимого всех чеек, хран щих информацию . Циклы считывани прекращаютс , когда вс информаци из устройства считана. 7 Сигналом переполнени пам ти 1 может служить высокий уровень на выходе 15 переполнени в момент по лени единицы на входе признака наличи информации 11. Средн скорость занесени кодов в устройство не должна превышать средней скорости считывани , а количество разр дов в сдвиговых регистрах 2 должно исключать возможность переполнени пам ти 1. Таким образом, устройство дл сопр жени позвол ет организовать обмен информацией между устройствам работающими с разной скоростью. Мак симальна скорость ввода-вывода в предлагаемом устройстве не зависи от количества чеек п пам ти 1 и определ етс временем сдвига информ ции только одной чейки пам ти 1. Соотношение скоростей ввода-вывода предлагаемого и известного устройст определ етс выражением (3) Ту, ТдыллОА П+Т /Тп i эп ти8 6 Рассмотрим конкретный пример. На ,ЗТ Зимпл аи практике Дл случа а и вы игрьпп в скорости ввода-вывода () достигаетс при . Причем с увеличением п выигрыш растет. Другим параметром, характеризующим быстродействие сравниваемых устройств вл етс скорость продвижени информации со входа устройства на его выход. В известном и в данном устройствах дл этого требуетс п тактов, тогда отношение скоростей продвижени информации через предлагаемое и изТи вестное устройства равно -- 5t 7/1 ДЛЯ всех п, т.е. вызп игрьш предлагаемого устройства в скорости продв скени информации еще значительнее , чем выигрыш в скорости ввода-вывода.
Фиг. 2