SU746720A1 - Буферное запоминающее устройство - Google Patents

Буферное запоминающее устройство Download PDF

Info

Publication number
SU746720A1
SU746720A1 SU782601560A SU2601560A SU746720A1 SU 746720 A1 SU746720 A1 SU 746720A1 SU 782601560 A SU782601560 A SU 782601560A SU 2601560 A SU2601560 A SU 2601560A SU 746720 A1 SU746720 A1 SU 746720A1
Authority
SU
USSR - Soviet Union
Prior art keywords
register
registers
information
outputs
elements
Prior art date
Application number
SU782601560A
Other languages
English (en)
Inventor
Юрий Васильевич Бочин
Галина Григорьевна Мошиченко
Григорий Александрович Сатышев
Original Assignee
Предприятие П/Я А-1649
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1649 filed Critical Предприятие П/Я А-1649
Priority to SU782601560A priority Critical patent/SU746720A1/ru
Application granted granted Critical
Publication of SU746720A1 publication Critical patent/SU746720A1/ru

Links

Landscapes

  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Description

Изобретение откоситс  к вычислительной технике и может быть использовано при построении устройств хранени  дис.кретной инфорКгации. Известно буферное запоминающее устройство , которое содержит регистры хранени  чисел, одноименные разр ды которы соединены последовательно, и схему управлени  Д Устройство характеризуетс  низким быстродействием и имеет низкую надежность функционировани , т.к. критично к длительности поступлени  входной информации . Наиболее близким из известных по т&хнической сущности  вл етс  буферное запоминающее устройство, которое содержит регистры хранени  чисел, одноименные разр ды которых соединены через элементы И последовательно, и схему управлени  Последн   представл ет собой управл ющий двухтактный регистр сдвига, содержащий в каждом разр де основной и вспомогательный триггеры, соединенные через элементы И. Нулевой выход каждого основного триггера управл ющего регистра сдвига , кроме первого, подключен к элементу И предыдущего разр да этого регистра . Выход элемента И каждого разр да управл ющего регистру сдвига соединен с нулевым входом вспомогательного триг гера того же разр да, с единичным входом вспомогательного триггера предыдущего раз)р да и со в.ходом соответствующих элвгментов И регистров хранени  чисел 2 . Изобретение характеризуетс  низким быстродействием, которое определ етс  частотой поступлени  тактовых импульсов. Эта частота ограничена предельной частогтой переключени  логических элементов. Целью изобретени   вл етс  повышение быстродействи  устройства. Дл  достижени  этой цели в буферном запоминающем устройстве, содержащем регистры хранени  чисел, регистр сдвига, шины записи и считывани , введены распределитель импульсов, элементы задерж- ки и элементы ИЛИ, выходы которых сое ,3 ./74 динвны со входами записи всек регистров храаенй  чисел, кроме первого, одни из входов элементов ИЛИ подключены к. выходам регистра сдвига, а другие входы - к выходам распределител  импульсов, вход которого через первьй элемент задержки соединен с шиной считывани ,, один из входов рёгис |)а сдвига через второй элемент зад ер шеи соединен с шиной записи и вхо Дом записи первого регистра хранени  чисел , другой вход регистра сдвига соединен с другим входом первого элемента ИЛИ, На чертеже представлена функциональна  схема устройства. Сно содержит регистры 1.1-1. N хранени  чисел, элемен- ты 2.1-1.(Н-1) ИЛИ, регистр 3 сдвига , распределитель И импульсов, элементы 5 и 6 задержки, выходы 7.1-7(14-1) регистра 3 сдвига, выходы 8.1-8.(N-1) распределител  4 импульсов, информационные входы .М устройства, выходы 10.1-1О.М устройства, шина 11 записи и шина 12 считывани . . Регистры 1.1-1.4 предназначены дл  Хранени  информации и вьшолнены на триггерах) -типа. Элементы 2.1-2.() ИЛИ п{)едназначень1 дл  управлени  перезаписью информации Из младших регистров в старшие. Регистр 3 сдвига выполнен рёЬерсйвным и предназначен дл  определени  числа незан тых регистров хранени  чисел, а распреде титепь импульсов 4-дд  организации сдвига информации после ее считывани . Устройство работает следующим образом . В исходном состо нии в рёверсййнЬм регистре 3 сдвига установлен код 11... 1 (единицы во асах разр дах). Дл  записи информации в устройство на шину 11 записи поступает импульс, по которому первое Mr-разр дное слово записываетс  в регистр 1.1. На входы записи регистров 1.2-1. Н поступают единицы 6 вьшэдов реверсивного регистра 3 сдвига через элемеш-ы 2..(н-1) ИЛИ. По этому информаци  с выходов регистра 1.1 запишетс  в регистр 1.2., оттуда - в регистр , 1.3Й так , через врем , равное суммарному времени срабатывани  вс регистров l.i-l.N , входна  информаци  по витс  на выходах 1О.1-10.М устройства .; Си.гнал с шины 11 записи поступает также на один из тактовых входов регист ра 3 сдййга через элемент 5 задержки, сдвига  влево содергйимое регистра 3. В регистре 3 будет код 11. ..10. (ноль в 0.4 последнем разр де, т.е. на выходе 7.(N-f). Таким образом с шины записи 11 регистра 1. N снимаетс  1. При поступлении следующего слова оно записьюаетс  по сигналу, поступающему по шине 11, в регистр 1.1 (поскольку регистры выполчены на триггерах Ъ -типа , сброс регистров перед записью новой .информации не требуетс . Стара  информаци  разрушаетс  в момент записи новой). Из регистра 1.1 это слово запишетс  в ре гистры 1.2-1. (Н-1), т.к. на входах записи этих регистров наход тс  1, Со входа записи регистра LN сн та. Поэтому в регистр 1.N новое слово не записываетс , а старое - сохран етс . Сигнал записи через элемент 5 задержки сдвигает содержимое регистра 3 влево. В регистре устанавливаетс  код 11...1ОО (нули в последшЕХ двух разр дах - т.е. на выходах 7.()-7.(П-1). Таким образом, по мере заполнени  устройства информацией количество нулей справа в разр дах регистра 3 увеличийаетс . При этом последовательно снимаютс  единицы со входов записи регистров хранени  чисел (в направлении от старших регистров к младшим).. Общее количество слов, которое может Хранить устройство, равно Ы Информаци  с выходов Ю, 1-10,М поступает к абоненту, где происходит ее считьюаниё. При этом сигнал, которым абонент считывает информацию, подаетс  на шину 12 считывани  устройства. Сигнал считьшани  через элемент 6 задержки поступает на нхоД распределител  4 и запускает , его. Распределитель 4 формирует на своих выходах, начина  с выхода 8.(N-1), последовательность импульсов. Импульс с выхода В Л Nf -1) поступает через | элемент 2(N-1) ИЛИ на вход-записи регистра 1. М . При этом в регистр 1.Н переписываетс  информаци  из регистра l.(N-l). Затем аналогично импульс с вььхода 8.(N-2) распределител  4 переписывает информацию в регистр 1.(Ы-1) из прёдьщущего, регистра и так далее. Таким образом, происходит сдвиг информации в сторону старцих регистров и к выходам 10.1-10.М подключаетс  следующее слово . Сигнал с выхода 8,1 (последний выход распределител  4) сдвигает вправо содержимое регистра сдвига 3. Количество нулей .справа в разр дах регистра 3 уменьшаетс  на единицу.
Рассмотренные процессы записи и двига информации могут происходить в юбой последовательности. При этом количество нулей в разр дах регистра сдвига 3 равно разности числа импульсов за- j писи и считывани , т.е. равно количеству слов, хранимых устройством в данный момент времени.
Элемент 5 задержки разрешает переключение регистра 3 сдвига только после о того, как входное слово достигает старшего свободного регистров.
Элемент 6 задержки (величина его задержки не меньше, чем длительность импульса считывани ) разрешает запуск рас- 5 пределител  4 импульсов по окончании считывани  информации абонентом. При заполнении устройства информацией скорость продвижени  информации от младших регистров к старшим определ етс  2о только временем срабатьшани  этих ре1истров и не зависит от тактовьгх импульсов , что имеет место в прототипе. Сравнива  предложенное устройство с известным по быстродействию, следует отметить, 25 что после поступлени  .1-го входного слова оно по вл етс  на выходе:
а)в предложенном устройстве - через
врем  Т NtcpCTB
б)в прототипе - через врем зо T(N-l)tn,
где м -число регистров хранени  чисел, ераГ срабатывани  регистров, tf -период следовани  тактовых импульсов .35
-Ьр, определ етс  частотой поступлени  тактовьгх импульсов, котора  по услови м устойчивой работы элементов не должна превышать предельной частоты переключени  этИх элементов. В то же врем  дл  40
всех серийно выпускаемых логических элементов предельна  частота .ограничена таким образом, чтобы t в несколько раз превышало -t сраб.
Быстродействие предложенного устройства в несколько раз превьш1ает быстродействие известного.

Claims (2)

1.Авторское свидетельство СССР № 375681, кл. Q 11 С 19/ОО, 06.08.70.
2.Авторское свидетельство СССР № 407396, кл. G 11 С 19/00, 28.08.72 (прототип).
SU782601560A 1978-04-06 1978-04-06 Буферное запоминающее устройство SU746720A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782601560A SU746720A1 (ru) 1978-04-06 1978-04-06 Буферное запоминающее устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782601560A SU746720A1 (ru) 1978-04-06 1978-04-06 Буферное запоминающее устройство

Publications (1)

Publication Number Publication Date
SU746720A1 true SU746720A1 (ru) 1980-07-07

Family

ID=20758413

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782601560A SU746720A1 (ru) 1978-04-06 1978-04-06 Буферное запоминающее устройство

Country Status (1)

Country Link
SU (1) SU746720A1 (ru)

Similar Documents

Publication Publication Date Title
SU746720A1 (ru) Буферное запоминающее устройство
GB1468753A (en) Associative memory
SU656107A2 (ru) Устройство сдвига цифровой информации
SU1084896A1 (ru) Буферное запоминающее устройство
SU1425653A1 (ru) Устройство ранжировани чисел
SU1462421A1 (ru) Буферное запоминающее устройство
SU1003145A1 (ru) Буферное запоминающее устройство
SU1124276A1 (ru) Устройство дл сопр жени
SU407396A1 (ru) Буферное запоминающее устройство
SU943731A1 (ru) Устройство дл анализа последовательных кодов
SU739516A1 (ru) Устройство дл сопр жени
SU743030A1 (ru) Запоминающее устройство
SU1206806A1 (ru) Устройство дл редактировани списка
SU1550518A1 (ru) Устройство дл обслуживани запросов
SU809397A1 (ru) Запоминающее устройство с кор-РЕКциЕй ОшибОК
SU476601A1 (ru) Устройство сдвига цифровой информации
SU748509A1 (ru) Буферное запоминающее устройство
SU487422A2 (ru) Буферное запоминающее устройство
SU616654A1 (ru) Блок управлени дл буферного запоминающего устройства
SU985827A1 (ru) Буферное запоминающее устройство
SU1096651A1 (ru) Устройство дл обнаружени ошибок в параллельном @ -разр дном коде
SU1594536A1 (ru) Устройство дл прерывани программ
SU1302280A1 (ru) Устройство дл обслуживани запросов
SU1126972A1 (ru) Устройство дл поиска информации
SU1564695A1 (ru) Буферное запоминающее устройство