SU748509A1 - Буферное запоминающее устройство - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и может быть использовано в качестве буферного запоминающего устройства:.

Известны буферные запоминающие 5 устройства, содержащие поразр дно соединенные регистры, схемы управлени  перезаписью по числу регистров, выход и один вход каждой из которых подключены соответственно к входу 10 считывани  и к выходу маркерного разр да одноименного регйстра,агд;{)угой вход каждой схемы управлени  перезаписью , кроме последней, подключен к выходу маркерного разр да следующего 15 регистра.

Однако эти устройства не обладают достаточной надежностью ввиду отсутстви  контрол  работы схем управлени  перезаписью.20

Наиболее близким техническим решением к данному  вл етс  буферное запоминающее устройство, содержащее поразр дно соединенные регистры, инверторы , элементы И, ИЛИ и маркер- 25 ,ные триггеры.

Недостатком этого устройства  вл етс  возможность потери или по вление ложной информации при сбо х схем управ;1ени  перезаписью. Кроме 30

того, отсутствие синхронизации входных импульсов записи с тактовыми сигналами схем управлени  перезаписью снижает надежность работы известного устройства.

Целью изобретени   вл етс  повышение надежности работы устройства за счет обнаружени  сбоев схем управлени  перезаписью.

Claims (1)

1. Поставленна  цель достигаетс  тем, что буферное запоминающее устройство содержит регистры, одноименные разр дные шины которых соединены последовательно, а .входы записи подключены к выходам одноименны: блоков управлени , кроме последнего, выходы блоков управлени  соединены с единичными и нулевыми входами соответствующих маркерных триггеров, нулевые выходы которых подключены к первым входам одноименных блоков управлени , кроме последнего, а единичные выходы - ко вторым входам блокЬв управлени , а третьи входы нечетных блоков управлени  подключен ы к тактовой шине непосредственно, а четных - через инвертор, элемент И, счетный триггер, первый и второй сумматоры по модулю два, информационные входы первого сумматора по модулю два додключены к единичным выходам маркерных триггеров, а управл н ций вход к выходу счетного триггера, один вхо которого подключен к тактовой шине и третьему входу последнего блока упра Ленин, другой - через второй сумматор по модулю два - к шине записи и выходу элемента И, один из входов которого подключен к шине считывани  и первому входу блока управлени , а другой - к единичному выходу последнего маркерного триггера, к соответствуквдему входу пёрвбго сумматора и ко второму входу последнего блоки управлени . На чертеже представлена схема уст ройства. Устройство содержит п регистров 1 одноименные разр ды которых соединены последовательно, п триггеров 2, п + 1 блоков 3 управлени , элемент 4 И, сумматор 5 по модулю , триггер б, например T-V типа, управл емый сумматор 7 по модулю два на п входов, тактовую шину 8, шину 9 запи си, шину 10 считывани , выходные эле менты 11 И дл  вывода информации и инвертор 12. Единичные выходы триггеров 2 подключены к первым входам блоков 3 управлени  каждого регистра, за исключением первого, и к информационным входам управл емого сумматора 7 по модулю два. Ко вторым входам блоков 3 управле ни , за исключением последнего, подключены нулевые выходы триггеров 2, а выходы блока 3 управлени , за исключением последнего, подключены к входам, записи регистров 1, входам ус таноЕ1Ки в единичное состо ние тригге ров 2 следуюцих регистров и входам у тановки в нулевое состо ние триггеров 2 одноименных регистров. Шина 9 записи информации и шина 1 считываний информации подключены: со ответственно , к первому входу блбка управлени  пёрезаписыо первого регис ра и второму входу последнего блок управлени . Шина 10 считывани  информации через элемент 4 И, второй вход которой подключен к единичному выходу п-го триггера 2, соединена с сумматором п модулю два, второй вход которого под ключен к шине 9 зациси йнфбрмацИи, а выход подключен к входу V тригге ра 6, вход Т которого соединён с ши ной 8 тактовых сигналов и третьими вkoдaми нечетных схем 3 управлени  пе резаписью, и через инвертор 12 с трет ми входами четных схем 3 управлени  перезаписью. Выход триггера б  вл ет с  входом управлени  сумматора 7 по модулю ДВ1а. Устройство работает слёдуклцим образом . в исходном состо нии триггеры 2 и счетный триггер 6 наход тс  в нулевом состо нии. На шину 8 посто нно поступают так говые сигналы, частота которых не нигже частоты записи информации. Дл  записи информации в запоминающее устройство на шину 9 поступает запрос на запись. Информаци  со входов переписываетс  в первый регистр 1 по переднему фронту тактового импульса при наличии единичного потенциала на нулевом выходе триггера 2 этого регистра и запроса на запись. При этом триггер 2 этого регистра устанавливаетс  в единичное состо ние. Втора  схема 3 управлени  перезаписью перепишет информацию из первого регистра 1 во второй по заднему фронту тактового импульса при единичном состо нии триггера 2 первого регистра 1 и нулевом состо нии триггера 2 второго регистра. При этом триггер 2 второго регистра 1 устанавлиъ етс  в единичное состо ние, а триггер 2 первого регистра 1 - в нулевое . Дальнейшее продвижение информации из регистра в регистр осуществл етс  аналогично. При считывании информации на шину 10 поступает запрос на считывание. При этом, если триггер 2 последнего регистра 1 находитс  в единичном состо нии , по переднему фронту тактового импульса информаци  через элементы 11 И выводитс  из устройства и триггер 2 последнего регистра 1 уста , навливаетс  в нулевое состо ние. Таким образом, по переднему фронту тактового импульса информаци  пере писываетс  из четного регистра 1 в нечетный , по заднему фронту происходит перезапись информации из нечетного регистра 1 в четный. Контроль правильности продвижени  . информации в регистре происходит следующим образом. Сумма по модулю два состо ний триггеров 2 изменитс , если в каждом такте будет происходить запись информационного слова в запоминающее устройство , либо считывание слова из него .. При этом на выходе сумматора 5 по модулю два будет присутствовать единичный потенциал, что приведет к срабатыванию счетного триггера б. В противном случае триггер б не будет измен ть своего состо ни . Сумматор 7 по модулю два осуществл ет контроль информации на нечетность при единичном состо нии триггера б или на четность при нулевом состо нии счетного триггера б. Таким образом, при правильной работе буферного запоминающего устойства на выходе yпpaвJ I eмoгo сумматора 7 по модулю два будет присутствовать высокий потенциал. Данное устройство позвол ет обнаруживать факты сбо  блоковугхравлени , что может обеспечить устранение возникновени  ложной информации при одиночных сбо х, характерным признаком которой может быть многократное повторение одного и того же сообщени . Особое значение обнаружени  факта сбо  блоков управлени  имеет в случае сбоев, привод щих к п тер м, так как такие сбои привод т к нарушению временной последовательнос ти сообщений, а это в свою очередь искажает достоверность целых массиВОВ . Наличие же информации о возникновении этих сбоев позволит учесть эти потери и сохранить временную последовательность всего массива. Формула изобретени  Буферное запоминающее устройство, содержащее регистры, одноименные раз р дные шины которых соединены последовательно , а входы записи подключены к выходам одноименных блоковуправлени , кроме последнего, выходы блок1эв управлени  соединены с единичными и нулевыми входами соответствующих маркерных триггеров, нулевые выходы которых подключены к первым входам одноименных блоков управлени , кроме последнего, а единичные выходы - ко вторым входам блоков управлени , третьи входы нечетных блоков управлени  подключены к тактовой шине непосредственно, а четных - черсэ инвертор, отличающеес  тем, что, с целью повышени  надежности устройства, оно содержит элемент И, счетный триггер , первый и второй сумматоры по модулю два, информационные входы первого сумматора по модулю два подключены к единичным выходам маркерных триггеров, а управл ющий вход - к выходу счетного триггера, один вход которого подключен к тактовой шине и третьему входу последнего блока управлени , другой - через второй сумматор по модулю два, к шине записи и выхдду элемента И, один из входов которого подключен к шине считывани  и к первому входу блока управлени , а другой - к единичному выходу последнего маркерного триггера,к соответствунмцему первого сумматора и ко второму входу последнего блока управлени .

   ч

   L.J.. V