SU842973A1 - Буферное запоминающее устройствоС АВТОНОМНыМ КОНТРОлЕМ - Google Patents

Description

(54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С Автономным КОНТРОЛЕМ

1

Изобретение относит . к запоминающим устройствам.

Известно буферное запоминающее устройство , содержащее поразр дно соединенные регистры, схемы управлени  перезаписью, выход и один вход каждой из которых подключены соответственно к входу считывани  и выходу маркерного разр да одноименного регистра, а другой вход каждой схемы управлени  перезаписью, кроме последней, подключен к выходу маркерного разр да следующего регистра 1J.

Однако устройство не обладает достаточной надежностью ввиду отсутстви  контрол  информации при перезаписи из одного регистра в другой.

Наиболее близким техническим рещением к предлагаемому  вл етс  буферное запоминающее устройство, содержащее поразр дно соединенные регистры, элементы И, ИЛИ, НЕ и маркерные триггеры 2.

Недостатком этого устройства  вл етс  возможность возникновени  неисправного сбо  в информации при перезаписи ее из регистра в регистр, что снижает надежность устройства.

Цель изобретени  - повыщение надежности работы.устройства за счет обнаружени  и исправлени  сбоев в информации при записи в регистры устройства.

Поставленна  цель достигаетс  тем, что в буферное запоминающее устройство, содержащее триггеры, элементы И, первый элемент НЕ и последовательно соединенные регистры , входы записи которых подключены к выходам элементов И, кроме последнего, нулевые выходы триггеров подключены к первым входам одноименных элементов И, кроме последнего, а единичные выходы - ко вторым входам элементов И, кроме первого , третьи входы нечетных элементов И соединены с первым управл ющим входом устройства, а четных - к выходу первого элемента НЕ, вход которого соединен с первым входом устройства, второй вход первого элемента И и первый вход последнего элемента И  вл ютс  соответственно вторым и третьим управл ющими входами устройства , информационные входы первого регистра и информационные выходы последнего регистра  вл ютс  соответственно информационными входами и выходами устройства , введены дополнительные элементы И, второй элемент НЕ и блоки контрол  данных, входы которых подключены к выходам одноименных регистров, первые и вторые входы дополнительных элементов И, кроме последнего , подключены соответственно к выходам одноименных блоков, контрол  данных и входам ааписи одноименных регистров , третьи входы нечетных дополнительных элементов И подключены к четвертому управл ющему входу устройства, а четных -к выходу второго элемента НЕ, вход которого соединен с четвертым управл ющим входом устройства, выходы дополнительных элементов И, кроме -последнего, соединены с единичными входами одноименных триггеров , нулевые входы которых подключены к выходам дополнительных элементов И, кроме первого, первый и второй входы последнего дополнительного элемента И подключены к выходу последнего основного элем€ нта И и  вл ютс  управл ющим выходом устройства. На чертеже изображена структурна  схема предлагаемого устройства. Устройство содержит ппоследовательно соединенных регистров 1, п триггеров 2, п+ 1 элементов И 3, имеющих выходы 4, первый элемент НЕ 5, п +1 дополнительных элементов И 6, второй элемент НЕ 7, блоки контрол  данных 8. Устройство имеет первый управл ющий вход 9, служащий дл  подачи тактовых сигналов , второй управл ющий вход 10, служащий дл  подачи сигналов записи, третий управл ющий вход 11, служащий дл  подачи сигналов считывани ; четвертый управл ющий вход 12, служащий дл  подачи сигналов опроса. К выходам устройства подключены выход ные элементы И 13. В качестве блоков 8 могут быть использованы , например, комбинационные Сумматоры по модулю два. Входы блоков 8 подключены к выходам одноименных регистров 1. Первые и вторые входы элементов И 6, кроме последнего (нижний на чертеже), под ключены соответственно к выходам одноименных блоков 8 и выходам записи одноименных регистров 1, третьи входы нечетных элементов И 6 подключены ко входу 12 устройства, а четных - к выходу элемента НЕ 7, вход которого соединен со входом 12 устройства. Выходы элементов И 6, кроме последнего, соединены с единичными входами одноименных триггеров 2, нулевые входы которых подключены к выходам элементов И 6, кроме первого, первый и второй входы последнего элемента И 6 подключены к выходу последнего элемента И 3 и  вл ютс  управл ющим выходом устройства . Устройство работает следующим образом. В исходном состо нии триггеры 2 наход тс  в нулевом состо нии. На вход 9 устройства посто нно поступают тактовые импульсы, частота которых не ниже частоты записи информации. На вход 12 посто нно поступают импульсы опроса, форма и частота которых совпадают с формой и частотой импульсов на входе 9, а фаза отстает. Фазовый сдвиг определ етс  быстродействием регистров 1 и блоков 8. Дл  записи информации в запоминающее устройство на вход 10 поступает запрос на запись. Информаци  со входов переписываетс  в первый регистр 1 по переднемфронту тактового импульса при наличии единичного потенциала на нулевом выходе триггера 2 этого регистра и запроса на запись . -Если запись информации в регистр происходит верно, то по переднему фронту сигнала опроса триггер 2 первого регистра 1 устанавливаетс  в единичное состо ние. Единичный потенциал с выхода первого триггера 2 открывает второй элемент И 3 по одному из его входов. По другому входу элемент И 3 открыт единичным потенциалом , поступающим с нулевого плеча второго триггера 2. По заданному фронту тактового импульса на входе 9, на выходе второго элемента И 3 формируетс  сигнал, осуществл ющий перезапись информации из первого регистра 1 во второй регистр 1 и открывающий второй элемент И 6 по одному из его входов. Сигнал с выхода второго блока 8 поступает на первый вход второго элемента И 6. Если запись информации во второй регистр 1 происходит со сбоем, то нулевой потенциал на выходе второго блока 8 блокирует второй элемент И 6, первый и второй триггеры 2 остаютс  в прежнем состо нии, не фиксиру  перезапись информации из первого регистра 1 во второй. В следующем периоде тактовой частоты производитс  повторна  перезапись из первого регистра 1 во второй (дл  исправлени  сбо ). Если запись информации во второй регистр 1 происходит без сбо , то единичный потенциал с выхода второго блока 8 открывает второй элемент И 6. П.о заднему фронту импульса опроса на входе 12 на выходе второго элемента И 6 формируетс  сигнал, устанавливающий первый триггер 2 в нулевое состо ние, а второй триггер 2 - в единичное. Дальнейщее продвижение информации из регистра в регистр осуществл етс  аналогично . Сдвиг по фазе между тактовыми импульсами и импульсами опроса необходим дл  анализа правильности записи информации в регистр 1. Через - тактовых импульсов, где п- количество регистров 1, а m - число обнаруженных сбоев информации, первое слово оказываетс  в последнем регистре 1. При считывании информации на вход 11 подаетс  сигнал запроса и слово через элементы И 13 выводитс  из устройства и последний триггер 2 устанавливаетс  в нулевое состо ние, разблокиру  предыдущий элемент ИЗ.

По переднему фронту тактовогб импульса информаци  переписываетс  из четных регистров 1 в нечетные, по заднему фронту происходит перезапись информации из нечетных регистров 1 в четные.

По переднему фронту импульсов опроса производитс  анализ правильности записи в нечетные регистры 1, а по заднему - в четные.

Предлагаемое устройство, позвол ет обнаруживать и исправл ть сбой в информации при продвижении ее по регистрам, значительно повыша  надежность функционировани  устройства , что особенно важно при невозможности повторного получени  информации .

Claims (2)

1.Авторское свидетельство СССР № 407396, кл. G 11 С 19/00, 1972.

2.Авторское свидетельство СССР

№ 551705, кл. G 11 С 27/00, 1975 (прототип ).