SU767836A1 - Буферное запоминающее устройство - Google Patents

Description

(54) БУФЕРНОЕ ЗАПОМИНАКЩЕЕ УСТРОЙСТВО

Изобретение относитс  к вычислительной технике и может быть использовано в системах передачи данных.

Известно буферное запоминающее устройство , содержащее в каждом разр де триггер пам ти, ключи, регистр сдвига, реверсивный счетчик, ключ, элемент НЕ, элемент ИЛИ, которое может быть использовано дл  накоплени  и промежуточного хранени  сообщений 1.

Наиболее близким техническим решением к данному изобретению  вл етс  буферное запоминающее устройство, содержащее регистр входного слова, входные и выходные элементы И, Счетчики, дешифраторы, матрицы пам ти, элементы ИЛИ, регистр выходного слова, узел управлени  2.

В центрах коммутации сообщений осуществл етс  селекци  сообщений из потока слов по кодовым комбинаци м маркеров начала и конца.

При сбо х в маркере конца (последнее слово) сообщение можно восстановить по признаку типа информации или тексту. В случае сбоев в маркере начала (первое слово ) сообщение полностью тер етс , так как при селекции входна  инфомаци  начинает

восприниматьс  указанными выше устройствами только при обнаружении (дешифрации ) кодовой комбинации маркера начала сообщени .

Недостатком известного буферного заJ поминающего устройства  вл етс  возможность потери считыва емого сообщени  в случае сбо  в первой  чейке матрицы пам ти, хран щей маркер начала сообщени . Кроме того, эта  чейка  вл етс  избыточной, так как кодова  комбинаци  маркера начала 10  вл етс  фиксированной дл  всех сообщений,

Цель изобретени  - повышение надежности устройства.

Цель достигаетс  тем, что в буферное запоминающее устройство, содержащее первую и вторую матрицы пам ти, информа15 ционные входы и выходы которых подключены соответственно к выходам первых и вторых входных и к входам первых и вторых выходных элементов И, управл ющие входы которых подключены к блоку управлени , 20 входной регистр, входы которого  вл ютс  входами устройства, выходы подключены к входам входных элементов И, а синхронизирующий вход входного регистра подключен к блоку управлени , выходной регистр , выходы которого  вл ютс  выходами устройства, синхронизирующий вход подключен к блоку управлени , а информационные вхЬды подключенй к выходам соответствующих элементов ИЛИ, входи которых подключены к выходным элементам И, первый и второй дешифраторы, адресные выходы которых подключены к соответствующим входам первой и второй матриц пам ти, первый и второй счетчики, выходы которых подключены к входам первого и второго дешифраторов, а входы подключены к блоку управлени , введен дополнительный элемент ИЛИ, выход которого подключен к установочному входу выходного регистра, входы подключены к соответствующим адресным выходам дешифраторов, управл ющие входы стробировани  которых подключены к блоку управлени .

На чертеже представлена блок-схема буферного запоминающего устройства.

Буферное запоминающее устройство содержит входной регистр 1, первые входные элементы 2 И, вторые входные элементы 3 И счетчик 4, первый дешифратор 5, перва  и втора  матрицы 6 и 7 пам ти, второй дешифратор 8, второй счетчик 9, первые выходные элементы 10 И, вторые выходные элементы 11 И, элементы 12 ИЛИ, элемент 13 ИЛИ, выходной регистр 14, блок 15 управлени . - - --

Информационные входы матриц пам ти 6, 7 подключены соответственно к выходам входных элементов 2, 3 И. Информационные вхйды этих элементов И подключены к выходам входного регистра 1, а управл ющие входы - к выходам У j, УА блока 15 управлени  соответственно. Синхронизирующий вход входного регистра 1 (С-вход) соединен с выходом У о блока 15 управлени . Информационные выходы матриц 6, 7 пам ти подключены соответственно к выходным элементам 10, 11 И, управл ющие входы которых соединены. соответственно с выходами УЗ, Уе блока 15 управлени .

Выходы выходных элементов 10, 11 И подключены ко входам элементов 12 ИЛИ, выходы которых соединены с информационными входами (О-входы) выходного регистра 14. Синхронизирующий вход выходного регистра 14 (С-вход) соединен с выходом Уу блока 15 управлени . Тактовые входы счетчиков 4, 9 соединены соответственно с выходами У|, УЗ блока управлени , а их выходы - соотвественно с информационными входами дешифраторов 5, 8, выходы At,..., А 2-1 каждого из которых подключены к ад ресным входам соответствующей матрицы пам ти

Выходы АО дешифраторов подключены ко входам элемента 13 ИЛИ, выход которого соединен с установочными входами (У-входы ) выходного регистра 14. Установочный вход выходного регистра 14 предназначен дл  обеспечени  единичного или нулевого состо ни  в зависимости от выбранного

дл  сообщени  кода маркера наГчала на соответствующём его выходе. Управл ющие входы дешифраторов 5, 8, предназначенные дл  стробировани  их входов А,, .., , соединены соответственно с выходами У ь УЗ блока управлени . Управл ющие входы дешифраторов 5, 8, предназначенные дл  стробировани  их выходов А°о, Соединены соответственно с выходами У}, У в блока управлени ,. -, ,.

Слова сообщени , сопровождаемые синхроимпульсами записи 3, поступают параллельно-последовательно от источника сообщений на информационные входы (D-входы) входного регистра 1.

Блок 15 управлени  формирует из синхроимпульсов 3 ft сигналы У о, У , У а если

запись осуществл етс  в матрицу пам ти 6, или сигналы У о, УЗ- У если запись осуществл етс  в матрицу пам ти 7.

По сигналу УО входное слово записываетс  во входной регистр 1.

Q Сигнал У 2 разрешает перезапись входного слова из входного регистра 1 в матрицу 6 пам ти, а сигнал Уд - в матрицу 7 пам ти.

Последбвательна  выборка адресов матриц 6, 7 пам ти осуществл етс  соответстS венно с помощью счетчиков 4, 9 и дешифраторов 5, 8.

Выборка адреса разрешаетс  сигналом УI дл  матрицы 6 пам ти и сигналом У j дл  матрицы 7 цам ти. Изменение состо ни  счетчика 4 осуществл етс  по заднему фронту сигнала У , в счетчике 9 - по заднему фронту сигнала УЗ.

Каждому состо нию любого из счетчиков соответствует определенна   чейка св занной с ним матрицы пам ти за исключением

5 нулевого состо ни , поскольку  чейка дл  первого слова сообщени  в матрицах пам ти отсутствует.. ., ,

Таким образом, первое слово сообщени , содержащее кодовую комбинацию маркера начала, не записываетс .

После заполнени  матрицы б пам ти формируетс  потенциальный сигнал Z,, уведомл ющий о наличии сообщени . Этот сигнал присутствует до тех пор, пока в буферном запоминающем устройстве имеетс 

5 хот  бы одно сообщение.

При заполнении обеих матриц пам ти формируетс  сигнал Zi уведомл ющий о том, что зацись сообщений невозможна.

Считывание слов сообщени  из буферного запоминающего устройства осуществл етс  синхроимпульсами считывани  Сч, поступающими от приемника сообщений. При этом блок управлени  формирует из синхроимпульсов Ci, сигналы У|. У, УТ, при считывании сообщени  из матрицы паJ м ти 6 или сигналы УЗ, Уб, У - при считывании из матрицы 7 пам ти.

Claims (2)

1. Выборка адресов при считывании осуществл етс  так же, как и при записи. Сигнал У5 разрешает запись в выходной регистр 14 слова, считываемого из матрицы 6 пам ти, а сигнал У - из матрицы 7 пам ти. Сигналом У/ осуществл етс  запись выходного слова в регистр 14. Если один из счетчиков 4, 9, работающий на считывание , находитс  в нулевом состо нии, тЬ на выходе АО соответствующего дещифратора по вл етс  сигнал, который через элемент 13 ИЛИ поступает на установочный вход выходного регистра 14, обеспечива  на его выходах кодовую комбинацию маркера начала сообщени . Такое буферное запоминающее устройство позвол ет повысить достоверность считываемогр первого слова сообщени . Действительно , если первое слово сообщени  поступило на вход искаженным, то при считывании комбинаци  первого слова будет полностью восстановлена, кроме того, количество  чеек в каждой матрице пам ти будет уменьшено. Формула изобретени  Буферное запоминающее устройство, содержащее первую и вторую м.атрицы пам ти , информационные входы и выходь которых подключены соответственйо к вьКхбдам первых и вторых входных и к входам первыг и вторых выходных элементов И, управл ющие входы KOTOpbix подключены к блоку управлени , входной регистр, входы которого  вл ютс  входами устройства, выходы подключены к вхШа мвхЪднШ элементов И, а синхронизирующий вход входного регистра подключен к блоку управлени , выходной регистр, выходы которого  вл ютс  выходами устройства, синхронизирующий вход подключен к блоку управлени , а информационные входы подключены к выходам соответствующих элементов ИЛИ, входы которых подключены к выходным элементам И, первый и второй дещифраторы, адресные выходы которых подключены к соответствующим входам первой и второй матриц пам ти, первый и второй счетчики, выходы которых .подключены к входам первбго и второго дешифраторов, а входы подключены к блоку управлени , огличаюцеес  тем, что, с целью повышени  надежности устройства, в него введен дополнительный элемент ИЛИ, выход которого подключен к установочному входу выходного регистра, входы подключены к соответствующим адресным вьгходам дешифратора , управл ющие входы стробировани  которых подключены к блоку управлени . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 417842, кл. G 11 С П/ОО, 1972.
2. 2.О двухоперационной буферизации. «Приборостроение, 1974, № 1, Л., изд. ЛИТМО.

   767836