SU1275540A1 - Устройство дл обнаружени и исправлени ошибок в доменной пам ти - Google Patents
Устройство дл обнаружени и исправлени ошибок в доменной пам ти Download PDFInfo
- Publication number
- SU1275540A1 SU1275540A1 SU853876662A SU3876662A SU1275540A1 SU 1275540 A1 SU1275540 A1 SU 1275540A1 SU 853876662 A SU853876662 A SU 853876662A SU 3876662 A SU3876662 A SU 3876662A SU 1275540 A1 SU1275540 A1 SU 1275540A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- control
- programmable logic
- Prior art date
Links
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть исполь зовано при построении запоминающих устройств на цилиндрических магнитных доменах. Целью изобретени вл етс повышение быстродействи устройства . Оно содержит буферный регистр , два триггера, два элемента И, два счетчика, блок пам ти, программирующую логическую матрицу (ПЛМ), регистр формировани корректирующего кода, мультиплексор, шинные формирователи . В устройстве при обнаружении корректируемой ошибки из ШШ поступает сигнал Корректируема оцмбка и выполн етс процедура локализации и исправлени ошибочных разс р дов. 1 ил. $ (Л ю м
Description
1 Изобретение относитс к области вычислительной техники и может быть использовано, при построении запомина Ю1ЦИХ устройств на цилиндрических маг нитных доменах (ЦМД). Целью изобретени влйетс повыше ние быстродействи устройства дл обнаружени и исправлени ошибок в доменной пам ти. На чертеже изображена блок-схема предложенного устройства. Устройство дл обнаружени и исправлени опибок в доменной пам ти содержит буферный регистр 1, входы группы которого соединены с соответвующими шинами 2 ввода данных, первый вход - с первой шиной 3 управлени , триггер 4, вход установки в еди ницу которого соединен с шиной 3 управлени , первьй элемент И 5, первый вход которого соединен с шиной 6 синхронизации, второй вход - с выходом триггера 4, а выход - с входами синхронизации буферного регистра 1 и первого счетчика 7, выходы счетчика 7 соединены с входами первой группы программируемой логической матрицы 8 (дешифрирующей состо ние Отчет разр дности информационного слова) и адресными входами блока 9 пам ти, выход которого соединен с входами второй группы программируемой логической матрицы 8, вход данных блока 9 пам ти соединен с соответствующим выходом буферного регистра 1 и соответствующим входом данных программируемой логической матрицы 8 а вход управлени блока 9 пам ти - с шиной 10 управлени , регистр 11 формировани корректирующего кода, входы которого соединены с соответствующей группой выходов программируемой логической матрицы 8j вход синхронизации - с выходом элемента И 5, а выходы - с соответствующей группой входов программируемой логической матрицы 8 и мультиплексора 12, входы которого соединены с соответствующими шинами 13 вывода данных, входы управлени мультиплексором 12 соединены с тинами 14 и 15 управлени , первый выход программируемой логической матрицы 8 соединен с последовательным входом буферного регистра 1, третий выход программируемой логической матрицы 8 - с соответствующей шиной 16 управлени и входом установ ки в единицу второго триггера 17, вы 402 ход которого соединен с первым входом второго элемента И 18, второй выход программируемой логической матрицы 8 соединен с шиной 19 управлени , четвертый выход программируемой логической матрицы 8 соединен с первым входом второго элемента И 18 и вторым счетчиком 20, выходы которого соединены с адресными шинами 21, выход элемента И 18 соединен с входом управлени шинных формирователей 22, §ходы которого соединены с выходами буферного регистра 1, а выходы - с шинами 13 вывода данных, шина 23 управлени сбросом соединена с соответствуюшз ми входами счетчика 7, регистра 11 формировани корректирующего кода триггера 17 и счетчика 20, шины 10 и 24 управлени Режим коррекции и Чтение/запись соответственно соединены с соответствуюш ми входами программируемой логической матрицы 8. Предложенное устройство работает следующим образом. В режиме записи информационный лок, состо щий из Р слов, -поступает о шине 2 ввода данных пословно на уферный регистр 1. Прием данных просходит по сигналу Прием слова, ередаваемому по шине 3 управлени . игнал Прием слова устанавливает единичное, состо ние триггер 4, тем амьш разреша по шине 6 подачу синхроимпульсов на счетчик 7 и регистр 11 формировани корректирующего кода. В буферном регистре 1 происходит параллельно-последовательное преобразование информадионкого слова, которое через программируемую логическую матрицу 8 передаетс на регистр 11 формировани корректирующего кода. Счетчик 7 подсчитывает количество бит, поступивших на регистр 11 формировани корректирующего кода, После передачи информационного слова в этот регистр с выхода Отсчет разр дности информационного слова программируемой логической матрицы 8 поступает сигнал, перевод щий триггер 4 в нулевое состо ние и прекращаюш;ий подачу синхроимпульсов. Далее происходит запись очередного информационного слова в буферньш регистр 1. Эта операци повтор етс Р раз. В регистре 11 формировани корректирующего кода производитс
деление записываемой информации на порождающей многочлен и вычисление корректирующего числа.
После формировани корректирующего числа по шинам 14 и 15 поступают сигналы управлени , разрешающие его передачу через мультиплексор 12 на шины 13 вывода данных.
В режиме чтени информационный блок поступает в ОЗУ системы и одновременно по шине 2 ввода данных поступает на буферный регистр ,1. -Данные и корректирующее число передаютс в последовательном коде с буферного регистра 1 на регистр 11 формировани корректирующего кода и одновременно в блок 9 пам ти.
Полученное в регистре 11 формировани корректирующего кода после чтени информационного блока корректирующее число дает информацию об отсутствии или наличии ошибки.
Если обнаружена корректируема ошибка, по шине 19 из программируемой логической матрицы 8 поступает сигнал Корректируема ошибка и выполн етс процедура локализации и исправлени ошибочных разр дов.
По сигналам Режим коррекции и Прием слова, подаваемым по шинам 1 и 3 управлени соответственно, разрешаетс перезапись информации из блока 9 пам ти в буферный регистр 1. Когда в буферном регистре 1 сформировано информационное слово, с выхода Отсчет разр дности слова программируемой логической матрицы 8 поступает сигнал на вход установки нул триггера 4, перевод щий его в нулевое состо ние и прекращающий пода- чу синхроимпульсов на буферный регистр 1 и счетчик 7. Тот же сигнал поступает на синхровход счетчика 20.
Далее снова поступает управл ющий сигнал Прием слова и вьшолн етс запись очередного слова из блока 9 пам ти в буферный регистр 1. Одновременно с вьщачей символа из блока 9 пам ти происходит сдвиг инфорнации в регистре 11 формировани корректирующего кода. Когда ошибочный символ локализован, он исправл етс инвертированием; при этом активируетс выход Ошибка скорректирована программируемой логической матрицы 8. Этот сигнал передаетс на шину 16 управлени , а также
устанавливает триггер 17 в 1. В результате информационное слодо, содержащее исправленный символ, по сигналу , поступающему с выхода элемента И 18, вьщаетс через шинные формирователи 22 в ОЗУ систему по адресу , задаваемому счетчиком 20. На этом заканчиваетс работа устройства
Claims (1)
- Формула изобретениУстройство дл обнаружени и исправлени ошибок в доменной пам ти, содержащее буферный регистр, входы группы которого соединены с соответствующими шинаьш ввода данных, первый вход - с первой шиной управлени , первый триггер, первый вход которого соединен с первой шиной упрАвлени , первый элемент И, первый вход которого соединен с шиной синхронизации , второй вход - с выходом первого триггера, а выход - с третьим входом буферного регистра, первый счетчик, первый вход которого соединен с выходом первого элемента И, а второй вход - с второй шиной управлени , блок пам ти, входы группы которого соединены с соответствующими выходами первого счетчика, а вход управлени - с третьей шиной управлени , программируемую логическую матрицу, входы первой группы которой соединены с выходами первого счетчика , входы второй группы - соответственно с выходом блока пам ти, входом блок пам ти, соответствующим выходом буферного регистра, третьей и четвертой шинами управлени , первый выход программируемой логической матрицы соединен с вторым входом буферного регистра, а второй выход - с п той шиной управлени , регистр форьмровани корректирующего к(й(а, входы группы которого соединены с выходами группы программируемой логической матрицы, первый вход - с выходом первого элемента И, второй вход - с второй шиной управлени , а выходы - с входами третьей группы программируемой логической матрицы, мультиплексор , входы группы которого соединены с выходами регистра формировани корректирующего кода, выходы - с шинами вывода данных, а входы управлени - с шестой и седьмой шинами управлени , шинные формирователи, входы группы которых соединены с вы512755406ходами буферного регистра, а выхо-второго триггера, второй вход ды - с шинами вывода данных, о т л и-четвертому выходу программируемой чающеес тем, что, с целью логической матрицы, а выход - к вхоповышени быстродействи устройства,ду шинных формирователей, второй оно содержит второй триггер, первый 5счетчик, первый вход которого подвход которого подключен к третьемуключен к четвертому выходу програмвыходу программируемой логическоймируемой логической матрицы, второй матрицы, второй вход. - к второй ши-вход - к второй шине управлени , а не управлени , второй элемент И, пер-выходы подключены к адресньм шинам вьй вход которого подключен к выходу 10устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853876662A SU1275540A1 (ru) | 1985-03-27 | 1985-03-27 | Устройство дл обнаружени и исправлени ошибок в доменной пам ти |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853876662A SU1275540A1 (ru) | 1985-03-27 | 1985-03-27 | Устройство дл обнаружени и исправлени ошибок в доменной пам ти |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1275540A1 true SU1275540A1 (ru) | 1986-12-07 |
Family
ID=21170400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853876662A SU1275540A1 (ru) | 1985-03-27 | 1985-03-27 | Устройство дл обнаружени и исправлени ошибок в доменной пам ти |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1275540A1 (ru) |
-
1985
- 1985-03-27 SU SU853876662A patent/SU1275540A1/ru active
Non-Patent Citations (1)
Title |
---|
Патент US № 4404673, кл. G 11 С 19/08, опублик. 1983. Патент US № 4216541, ,кл. G 06 F 11/12, опублрк. 1980. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4359771A (en) | Method and apparatus for testing and verifying the operation of error control apparatus within a memory | |
JPH052873A (ja) | 半導体記憶装置 | |
JPH0719232B2 (ja) | メモリアレイのアドレスと中味とをチェックする装置及び方法 | |
US3972033A (en) | Parity check system in a semiconductor memory | |
GB1452685A (en) | Interleaved main storage and data processing system | |
JPH0642313B2 (ja) | 半導体メモリ | |
SU1275540A1 (ru) | Устройство дл обнаружени и исправлени ошибок в доменной пам ти | |
SU982084A1 (ru) | Запоминающее устройство с последовательным доступом | |
SU1368919A1 (ru) | Устройство дл преобразовани формата данных в доменной пам ти | |
SU1327183A1 (ru) | Устройство дл преобразовани формата данных в доменной пам ти | |
SU1256034A1 (ru) | Устройство дл сопр жени двух ЭВМ с общей пам тью | |
SU1295447A1 (ru) | Запоминающее устройство | |
SU1265856A1 (ru) | Устройство управлени дл доменной пам ти | |
SU1478247A1 (ru) | Устройство дл индикации | |
SU1215137A1 (ru) | Запоминающее устройство с коррекцией информации | |
SU1236559A1 (ru) | Запоминающее устройство с исправлением ошибок | |
SU1547076A1 (ru) | Преобразователь параллельного кода в последовательный | |
SU1383324A1 (ru) | Устройство дл задержки цифровой информации | |
SU1280458A1 (ru) | Буферное запоминающее устройство | |
SU1399821A1 (ru) | Буферное запоминающее устройство | |
SU1304076A1 (ru) | Устройство дл управлени доменной пам тью | |
SU1056267A1 (ru) | Устройство управлени дл доменной пам ти | |
SU1264174A1 (ru) | Устройство дл обслуживани запросов | |
SU1257644A2 (ru) | Устройство дл управлени многоканальной измерительной системой | |
SU746488A1 (ru) | Устройство дл сопр жени |