SU1236559A1

SU1236559A1 - Запоминающее устройство с исправлением ошибок

Info

Publication number: SU1236559A1
Application number: SU843796028A
Authority: SU
Inventors: Иван Николаевич Делендик
Original assignee: Предприятие П/Я Р-6024
Priority date: 1984-09-28
Filing date: 1984-09-28
Publication date: 1986-06-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при создании вычислительных систем с высокой степенью надежности. Целью изобретени вл етс расширение области применени устройства за счет осуществлени доступа к операндам различной разр дности. Устройство содержит регистр 1 адреса, накопитель 2. блок 3 коррекции ошибок, дешифратор 4, блок Бформировани сигнала некорректируемой ошибки, блок 6 формировани контрольных разр дов, регистры 7-9 данных, блок 10 элементов И, формирователь И сигналов управлени , мультиплексоры 12 и 13. Цель изобретени достигаетс введением мультиплексоров и блока элементов И с соответствующими функциональными св з ми . 2 ил, 2 табл. 5 и /Г Ь (Л 12 ю со О5 ел СП СО /J J

Description

Изобретение относитс к вычислительной технике и может быть использовано при создании вычислительных систем с высокой стененью надежности.

Цель изобретени - расширение области применени устройства за счет доступа к операндам различной разр дности.

На фиг. 1 изображена функциональна схема; на фиг. 2 - реализаци запоминающего устройства с исправлением ошибок.

Запоминающее устройство с исправлени- ем ощибок содержит регистр 1 адреса, накопитель 2, блок 3 коррекции ощибок, дещифра- тор 4,блок 5 формировани сигнала некорректируемой ошибки, блок 6 формировани контрольных разр дов, регистры 7-9 данных,, блок 10 элементов И, формирователь i 1 сигналов управлени , мультиплексоры 12 и 13.

Блок 3 коррекции ошибок содержит логические элементы исключающие ИЛИ 14 и 15 и элементы НЕ 16 и 17, а блок 5 формировани сигнала некорректируемой ошибки со- держит блок 18 контрол четности и соединенный с ним элемент И-НЕ 19. Блок 6 формировани контрольных разр дов имеет в своем составе блоки 20 и 21 контрол четности .

Запоминающее устройство с исправле- нием ошибок работает следующим образом.

При записи слова информационные разр ды с вторых входов мультиплексоров 12 (младщий байт), 13 (старший байт) занос т в регистры данных 7 (младший байт) и 8 (старший байт). С выходов регистров 7 и 8 данные поступают на вход накопител 2 и вход блока 6 формировани контрольных разр дов.

Во врем операции записи формирователь 11 сигналов управлени подает на вто- рые входы блока 10 низний уровень, блокиру таким образом выход регистра 9, содержащий контрольные разр ды. В это врем на выходе блока 6 формируютс контрольные разр ды Хэмминга, соответствующие кодовому слову в регистрах 7 и 8. После этого контрольные биты и биты данных записывают в накопитель 2 по адресу, определ емому регистром 1 адреса.

Запись байта отличаетс от записи слова тем, что записываемый байт данных че- рех второй вход соответствующего мульти- плексора 12(13) занос т в регистр данных 7(8), второй байт в это врем считывают из чейки накопител 2 по адресу, хран щемус в регистре I адреса, и через первый вход другого мультиплексора 13(12) поступает в регистр 8(7) данных. Дальнейшее

прохождение информации такое же как и при записи слова.

В режиме считывани кодовое слово из накопител 2, через одни входы мультиплексоров 12 и 13 занос т в регистры 7 и 8 данных, а контрольные разр ды в регистр 9. Во врем операции чтени формирователь 11 сигналов управлени подает на вход блока 10 единичный уровень, подключа таким образом на вход блока 6 формировани контрольных разр дов выход регистра 9. Блок 6 производит формирование новых контрольных разр дов дл данных фактически считанных из пам ти. Однако на этот раз на вход блока 6 с регистра 9 поступают также контрольные разр ды, сформированные во врем операции записи. Старые контрольные биты складываютс по модулю 2 с вновь сформированными контрольными битами, образу таким образом биты синдрома, которые поступают на дешифратор 4, определ ющий однократную ошибку, и на вход блока 5 формировани сигнала некорректируемой ошибки. Дешифратор 4 производит преобразование битов синдрома в биты состо ни . При по влении однократной ошибки на линии одного из битов состо ни по вл етс низкий уровень, обозначающий ошибку, бита.

Биты состо ни поступают на первые входы логических элементов исключающее ИЛИ 14 и 15. На вторые входы этих элементов поступают соответствующие биты данных , хран щиес в регистрах данных 7 и 8. За элементами 14 и 15 следуют элементы НЕ 16 и 17, тем самым обеспечиваетс исправление ошибки. Если ошибки нет, то бит, хран щийс в регистре 7(8) данных, передаетс через логические элементы исключающее ИЛИ 14 и 15 и элементы НЕ 16 и 7 без изменени . При по влении двукратной ошибки на выходе блока 5 формировани сигнала некорректируемой ошибки по вл етс активный уровень, который свидетельствует о том, что происходит неисправима ошибка. Преобразование информационного слова в блоке 6 производитс в соответствии с модифицированным кодом Хэмминга .

В табл. показан алгоритм образовани контрольных разр дов. Звездочками (X) отмечены те биты данных, которые участвуют в формировании соответствующего контрольного разр да. В устройстве используютс шесть контрольных разр дов. П ть разр дов необходимы дл исправлени однократной ошибки, а шестой служит дл обнаружени двукратных ошибок.

В режиме записи на блоки 20 и 21 контрол четности поступают разр ды данных согласно табл. 1 дл формировани контрольного кода. При этом на дев тый вход блоков 20 и 21 поступает нулевой уровень, так как формирователь 11 низким уровнем сигнала на входе блока 10 блокирует выходные линии регистра 9. В этом случае на выходе блока 6 сформированы контрольные разр ды дл записываемого слова данных .

В режиме считывани на входы блоков 20 и 21 контрол четности, кроме соответствующих разр дов данных, через блок 10 поступает еще и контрольный разр д, который сформирован в режиме записи (сигнал с выхода формировател 11 имеет в этот момент единичный уровень). При этом на выходе блока б сформирован код синдрома ошибки, который поступает на вход дешифратора 4 однократной ошибки и вход блока 5 формировани сигнала некорректируемой ошибки (фиг. 2). Блок 18 контрол четности выполн ет суммирование по модулю два всех битов синдрома. С выхода блока 18 сигнал 21 ошибки поступает на первый вход элемента И-НЕ 19, второй вход которого соединен с первым выходом 23 дешифратора 4. Нулевой уровень на выходе 19 сигнализирует о по влении неустранимой ошибки. Различные сочетани сигналов 22 и 23 показаны в табл. 2.

Таблица 1

Таблица 2

30

Состо ние

Сигнал

г

22 23

Запрещенное состо ние

Ошибка отсутствует

Однобитова ошибка

Двухбитова ошибка

0О

1О

01

11

45

Claims

Формула изобретени

Запоминающее устройство с исправлением ошибок, содержащее накопитель, адресные входы которого подключены к выходам регистра адреса, блок формировани контрольных разр дов, первый и второй входы которого подключены к выходам соответственно первого и второго регистров данных , выход блока формировани контрольных разр дов подключен к входам блока

формировани сигнала некорректируемой ошибки и дешифратора, первый выход дешифратора подключен к первому входу блока коррекции ошибок, выходы блока коррекции ошибок и блока формировани сигнала некорректируемой ошибки вл ютс соответственно информационным и управл ющим выходами устройства, третий регистр данных, вход которого нодключен к нерво- му выходу накопител , отличающеес тем, что, с целью расширени области применени устройства за счет доступа к операндам различной разр дности, оно содержит первый и второй мультиплексоры и блок элементов И, первый вход которого вл етс соответствующим управл ющим входом устройства, второй вход блока элементов

И подключен к выходу третьего регистра данных , выход блока элементов И подключен к третьему входу блока формировани контрольных разр дов, первые входы первого и второго мультиплексоров подключены соответственно к второму и третьему выходам накопител , первый, второй и третий входы которого подключены к выходам соответственно первого регистра данных, второго регистра данных и блока формировани Koin-рольных разр дов, вторые и третьи входы первого и второго мультиплексоров вл ютс соответственно информационными и управл ющими входами устройства.

Г

5