SU1005060A2 - Устройство дл контрол информационного тракта "запоминающее устройство команд-процессор - Google Patents

Description

Изобретение относитс  к вычислительной технике, в частности к эапо-. минакнцйм устройствам цифровых вычислительных машин.

По основному авт. св. № 408309 известно устройство дл  контрол  информационного тракта запоминающее устройство (ЗУ) ксманд-процессор, содержащее блок контрол  на четность, соединенный с выходным регистром эапоминаквдего устройства, и схему управлени , вход которой подключен к выходу блока контрол  на четность, входные и выходные элементы И и сумматор по модулю два, счетный вход каждого разр да которого соединен с выходом входных элементов И, первые входы которых соединены с блоком управлени , а вторые - с выходным регистром запоминающего устройства, выходы сумматора по модулю два соединены с входами выходных элементов И, втоЕ«е входы которых соединены с блоком управлени , а выходы - с входом выходного регистра запоминаклцего устройства. Принцип коррекции обнаруживаемых ошибок заключаетс  в том, что все ЗУ разбиваютс  на зоны , в каждой зоне формируетс  контрольна  сумма, котора  в случае обнаружени  ошибки в любом из слов данной зоны используетс  дл  восстановлени  исходной инфор ации у.

Недостатком известного устройства  вл етс  резкое снижение быстродействи  при наличии отказов в  чейку ЗУ вследствие необходимости при каждом обращении к отказавшим  чейкам производить формирование конт10 рольной суммы дл  всей зонь с целью исправлени  ошибки.

Цель изобретени  - повыпение быстродействи .

Поставленна  цель достигаетс  тем,

15 что в устройство дл  контрол  информационного тракта запоминающее устройство команд-процессор введены блок пам ти, блок управлени  пам тью , группа элементов И, причем

20 второй вход блока управлени  подклю чен к iiepBCM-iy выходу блока управлени  пам тью, первый вход которого подключен к третьему выходу блока управлени , второй выход блока уп25 равлени  пам тью подключен к первым входам элементов И группы, вт:орые входы которых подключены к первой rpjTine выходов блока пам ти, втора  группа выходов которого подключена

30 к первой группе входов управлени  пам тью, втора  группа входов которого  вл етс  адресным входом младших разр дов устройства и подключена к первой группе входрв блока пам ти , втора   группа входов которого  вл етс  адресным входом старших разр дов устройства, треть  группа входов блока пам ти подключена к выходам выходных элементов И, первый вход блока пам ти подключен к третьему выходу блока управлени  пам тью выходы элементов И группы подключены к третьим входам выходных регистров запоминающего устройства, второй вход блока управлени  пам тью  вл етс  входом запроса. Кроме того, блок управлени  пам тью содержит шесть элементов И, группу элементов И, два элемента ИЛИ четыре элемента задержки, четыре триггера, схему сравнени , причем первый вход первого элемента ИЛИ  вл етс  вторым входом блока управлени пам тью, а второй вход подключен к выходу первого элемента И и к входу первого элемента задержки, выход которого подключен к первому входу пер вого триггера, первый выход которого подключен к первому входу первого элемента И, второй вход которого  вл етс  первым входом блока управлени пам тью и подключен к первому входу элемента задержки, выход которого подключен к первому входу второго элемента И и к входу второго элемента задержки, выход которого подключе к первому входу второго триггера, выход которого подключен к третьему и второму входам соответственно первого и второго элементов И, третий вход второго элемента И подключен к второму выходу первого триггера, второй вход которого подключен к выходу третьего элемента И и к первому входу второго элемента ИЛИ, выход первого элемента ИЛИ  вл етс  третьим выходом блока управлени  па м тью, второй вход второго триггера подключен к выходу четвертого элемента И и соединен с вторым входом второго элемента ИЛИ, выход которог  вл етс  первым выходом блока управ лени  Пс1м тью, первые входы элементов И группы  вл ютс  второй группой адресных входов младших разр до блока управлени  пам тью, а вторые входы соединены между собой и подключены к выходу третьего триггера первый вход которого подключен к пе вому -ВЫХОДУ третьего элемента задер ки, вход которого подключен к выходу п того элемента Ник второму вх ду третьего триггера,второй выход тре гьего элемента задержки,подключен к первь 1 входам третьего) и четвертого элементов И, выходы элементов И гру пы подключены к первой группе входов схемы сравнени , втора  группа входов которой  вл етс  первой группой входов блока управлени  пам тью, выход второго элемента И подключен к первым входам п того и шестого элементов И, выход шестого элемента И подключен к первому входу четверто-о триггера и к входу четвертого элемента задержки, выход которого подключен к второму входу четвертого триггера, выход которого  вл етс  вторым выходом блока управлени  пам тью , первый выход схемы сравнени  подключен к вторым входам четвертого и п того элементов И, а второй выход - к вторым входам третьего и шестого элементов И. На фиг. 1 дана структурна  схема устройства; на фиг. 2 - струк.турна  схема блока управлени / на фиг. 3 структурна  схема блока управлени  пам тью. Все ЗУ разбиваетс  на К зон и в одну из  чеек каждой зоны записываетс  контрольна  сумма слов зоны по модулю два. После обнаружени  устойчивого сбо  в слове, поступившем из ЗУ в выходной регистр, оно суммируетс  по модулю два с массивом зоны, содержащем это слово, в контрольную сумму массива, что дает возможность на выходе сумматора по модулю два получить исправленное слово. Исправленное слово и его адрес запоминаютс  в блоке пам ти, что позвол ет при повторных обращени х к ЗУ по данному адресу использовать исправленное слово, не прибега  каждый раз к сут ированию массива по модулю два. Это позвол ет повысить быстродействие ЗУ при наличии отказа в каждой зоне. Устройство содержит выходные регистры 1 ЗУ, блок 2 контрол  на четность , входные элементы И 3, сумматоры 4 по модулю два, выходные элементы И 5, блок 6 управлени  блок 7 управлени  пам тью, блок 8 пам ти, группу элементов И 9, входные информационные шины 10, адресныеШИНЫ 11младших разр дов, адресные шины 12старших разр дов, шину 13 запроса , триггер 14 со счетным входом, триггер 15, формирователи 16, 17 и 18 импульсов, генератор 19 импульсов, счетчик 20 импульсов, элемент 21 .задержки , триггеры 22 и 23, элемент ИЛИ 24, элементы И 25 и 26, группу 27 элементов И, элемент 28 задержки, триггер 29., блок 30 сравнени , триггер 31, элемент,32 задержки, элементы И 33 и 34, триггеры 35 и 36, элементы 37 и 38 задержки, элементы И 39 и 40, Элемент ИЛИ 41. Устройство работает следующим образом .

Перед началом работы блок 8 па;м ти обнул етс . При этом запрос блока 8 пам ти и адрес поступают из ЦВМ по шинам 13 и 12 соответственно

При обращении к основному ЗУ ЦВМ информаци  по шинам 10 поступает в выходной регистр 1. Одновременно с этим происходит обращение и к блоку В пам ти по шине 13 запроса, причем в качестве адреса блока 8 Пс1м т используютс  старшие разр ды адреса  чейки основного ЗУ, соответствукмци номеру зоны и поступакидие по шинам

Информаци  из регистра 1 поступает на блок 2 контрол . В случае обнаружени  ошибки блок 2 контрол  вы рабатывает сигнал запуска блока 6 управлени , который производит блокровку выполнени  микрооперации ЦВМ и повторный запрос основного ЗУ по тему же адресу.

При повторном обнаружении ошибки сбой считаетс  устойчивым и блок б управлени  запускает блок 7 управлени  пам тью. В этом устройстве происходит сравнение младших разр дов адресов  чейки основного ЗУ и 1лладших разр дов информации, считанной из блока В пам ти.

Поскольку вс  информаци  в блоке перед началом работы обнул етс , сравнени  не происходит. В этом случае блоке 7 управлени  пам тью происходит сравнение информации из блока 8 пам ти О. Сравнение информации с О означает, что сбой в этой зоне случитс  в первый раз.

В этом случае блок 7 управлени  пам тью запускает блок б управлени  который запускает устройство прерывани  ЦВМ. При этом в устройстве прерывани  происходит запоминание адреса отказавшей  чейки и в счетчик команд УВМ записываетс  начальный -адрес зоны, в которой произошел отказ.

После этого блок 6 управлени  открывает входные элементы И 3 и выдает в основное ЗУ и в счетчик команд ЦВМ W последовательных запросов (где m - число  чеек в зоне), позвол ющих произвести считывание всех слов неисправной зоны. Это позвол ет произвести на сумматоре 4 поразр дное суммирование по модулю два неисправного слова со всей заданной зоной ЗУ.

После окончани  суммировани  и получени  исправленной информации блок б управлени  закрывает входные элементной 3 и открывает выходные элементы И 5, что позвол ет переписать исправленную информацию в выходной регистр 1 ЗУ.

Одновременно с этим происходит обращение к устройству прерывани  программ, по которому происходит

восстановление в счетчике команд адреса отказавшей  чейки. Кроме того , происходит запуск блока управлени  пам тью. Этот блок вырабатывает управл кнцие сигналы дл  блока 8 пам ти (запрос, признак, запись ) по котоЕмм в с.таршие разр ды блока 8 записываетс  исправленна  информаци  с элементов И 5, а в младшие - информаци  о младших разр дах адреса отказавшей  чейки (поступает по шинам 11), Обращение к блоку 8 пам ти происходит по адресу , соответствующему старшим разр дам отказавшей  чейки.

После этого блок 6 управлени  снимает сигнал блокировки микрооперации , разреша  дальнейшее выполнение программны.

Если в процессе работы ЦВМ вновь происходит обращение к вы вленному ранее неисправному адресу, то по сигналу блока 2 контрол  и блока б управлени  в блоке 7 управлени  пам тью происходит сравнение младших разр дов адреса неисправной  чейки и младших.разр дов считанной из блока 8 пам ти информации. В этом случае суммирование по модулю два не производитс , а открываетс  группа элементов И 9, происходит перепись в выходной регистр 1 старших разр дов считанной из блока 8 пам ти информации, т.е. в регистре 1 оказываетс  исправна  информаци  ,

Если в выходном регистре 1 по вл етс  искаженна  информаци  и при этом оказываетс , что адрес  чейки не совпадает с адресом, хранимьм в блоке 8 пам ти и не совпадает с О это означает, что в этой зоне уже имеетс  отказ.

В этом случае происходит корректировка информации описанным образо но при этом блок 7 управлени  пам тью не производит записи адреса и исправленной информации в блоке 8 пам ти.

Блок б.;.управлени  работает следующим об psfa ом.

При обнаружении ет ибки блок 2 контрол  вырабатывает сигнал запуск блока б управлени . При этом запускающий импульс приходит на вход тригера 14 со счетным входом, устанавлива  его в положение, при котором триггер 15 оказываетс  в состо нии блокировки микрооперации. Одновременно с этим формирователь 16 импулсов вырабатывает повторный запрос основного ЗУ.

Claims (1)

1. Авторское свидетельство СССР № 408309, кл, G 06 F 11/10, опублик. 1974 (ПРОТОТИП).