SU1317487A1 - Запоминающее устройство с исправлением информации в отказавших разр дах - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может найти применение в цифровых вычислительных машинах. Цель изобретени  - повышение надежности устройства . Устройство содержит блоки 1 ассоциативной пам ти, блок 2 адресной пам ти , регистр 3 адреса, регистры входных 4 и выходных 5 данных, буферный регистр 6, предназначенный дл  хранени  признаков неисправного разр да, элементы И 7 и блок синхронизации 8. При использовании данного устройства исключаетс  необходимость использовани  дополнительного пол  пам ти и обеспечиваетс  возможность использовани  всей области запоминани  основного накопител , т. е. блока 2 адресной пам ти . 1 ил. W с N СХ)

Description

Изобретение относитс  к o6jiacTH вычислительной техники и может найти применение в цифровых вычислительных машинах.

Цель изобретени  - повышение надежности устройства.

На чертеже изображена структурна  схема запоминающего устройства (ЗУ) с исправлением ошибок в отказавших разр дах .

Устройство содержит блоки 1 ассоциативной пам ти (к-разр дность данных ЗУ), блок 2 адресной пам ти, регистр 3 адреса, регистр 4 входных данных, регистр 5 выходных данных, буферный регистр 6, предназначенный дл  кратковременного хранени  признаков неисправного разр да, элементы И 7, блок 8 синхронизации, в состав которого вход т элементы НЕ 9 и 10, элементы И 11 и 12, элемент ИЛИ 13, элемент И 14, элемент НЕ 15 и элементы 16 и 17 задержки. Устройство также содержит коммутаторы 18.

Устройство работает следующим образом .

При возникновении отказов в блоке 2 с помощью тестового контрол  ЭВМ определ ютс  отказавшие элементы пам ти. Адреса отказавщих  чеек блока 2 и информаци  о работоспособности всех элементов пам ти заноситс  в блоки 1 программно или вручную. Структура записи в блоке 1 следующа 

А

ВТ С

где А -адрес отказавшей  чейки пам ти; В -разр д признака неисправного разр да блока 2:

1 - неисправный разр д О - исправный разр д С -корректирующий разр д. Запись информации в  чейку блока 2 с неисправными разр дами происходит следующим образом.

Данные поступают от ЭВМ на входы регистра 4, код адреса  чейки поступает на входы регистра 3. С регистра 4 данные поступают на входы элементов И 7 и на входы блока 2, а по сигналу «Запись от ЭВМ записываютс  в блок 2 по адресу, установленному на адресных входах блока 2 с регистра 3. В режиме «Запись сигнал «Чтение имеет низкий, а сигнал «Запись -- высокий логический уровень. Сигнал «Чтение после инвертировани  элементов НЕ 10 имеет высокий логический уровень, который поступает на один из входов элемента И 12, на другом входе которого - высокий логический уровень сигнала «Запись. В результате на выходе элемента И 12 будет высокий логический уровень, который, разветвл  сь , поступает на элемент 16 задержки и на один из входов элемента И 14. На другом входе элемента И 14 присутствует высокий логический уровень, получаемый в результате инвертировани  элементом НЕ 15 выходного сигнала элемента 16 задержки. В результате на выходе элемента

И 14 будет высокий логический уровень, поступающий на один из входов элемента ИЛИ 13 и элемент 17 задержки. На другой вход элемента ИЛИ 13 поступает низкий логический уровень с элемента И 11, котоQ рый получаетс  в результате поступлени  на его входы сигнала «Чтение и инвертированного сигнала «Запись. В результате на выходе элемента ИЛИ 13 будет сформирован высокий логический уровень, поступающий на входы блоков 1, разреша  их

5 работу в режиме чтени . При поступлении на адресные входы блоков 1 адреса с регистра 3 происходит сравнение поступившего адреса с адресами А и АЗУ. Если адрес неисправной  чейки блока 2 занесен в блоQ ки 1, то при совпадении адресов и при по влении на входах чтени  блоков 1 высокого логического уровн  на выходах блоков 1 по вл ютс  сигналы признака неисправного разр да (ПНР), соответствующие В-разр - дам записи в блоках 1. По задержанному

5 относительно сигнала «Чтение сигналу высокого логического уровн  с элемента 17 задержки на врем , необходимое дл  считывани  с блоков 1, регистр 6 принимает сигналы ПНР с блоков 1. Элементы И 7

-. формируют на основе данных из регистра 6 на своих выходах корректирующую информацию . В этот момент вре.мени с элемента 16 задержки высокий логический уровень поступает на входы записи блоков 1, а на входы чтени  поступает низкий логический уро5 вень, который формируетс  элементом И ЛИ 13 в результате поступлени  на один из его входов низкого логического уровн  с элемента И 11 и по влением на другом его входе низкого логического уровн  с элемента И 14. Следовательно, элемент И 14 формирует на выходе низкий логический уровень. Значит будет разрешена запись корректирующей информации с элементов И 7 в С-раз- р ды записи блоков 1.

Таким образом, в неисправной  чейке

5 блока 2 будут записаны к-разр дов данных, а в блоках 1 будут записаны корректирующие разр ды в запис х с адресом, установленным в регистре 3.

Считывание информации с неисправной 0  чейки блока 2 происходит следующим образом .

От ЭВМ в регистр 3 поступает адрес неисправной  чейки блока 2 и далее на адресные входы блоков 2 и 1. С приходом сигнала «Чтение данные с неисправной  чей- 5 кой блока 2 поступают на коммутаторы 18. Сигнал высокого логического уровн  «Чтение поступает на один вход элемента И 11, на другой его вход поступает сигнал низко0

го логического уровн . На выходе элемента И 1 1 формируетс  высокий логический уровень, поступающий на один из входов элемента ИЛИ 13, формирующего на выходе высокий логический уровень, независимо от состо ни  ,ча его другом входе. Этот сигнал высокого уровн  поступает на входы чтени  блоков 1. В случае совпадени  адреса от ЭВМ с адресом, записанным в блоках 1, на их выходах по вл ютс  сигналы ПНР и корректирующа  информаци  из С-разр дов блоков 1. Эти сигналы поступают на коммутаторы 18, которые разрешают прохождение в регистр 5 информационных разр дов с блока 2 или корректирующих разр дов с блоков 1, в зависимости от сигналов ПНР. Таким образом, в ЭВМ с регистра 5 поступает исправленна  информаци . Запись и считывание информации дл  исправленных  чеек блока 2 происходит аналогично описанному, за исключением того, что в блоках 1 нет адресов, поступающих с регистра 3, и сигналы ПНР и корректирующа  информаци  имеют низкий логический уровень .

Claims (1)

1. Формула изобретени  Запоминающее устройство с исправлением информации в отказавщих разр дах, содержащее блок адресной пам ти, регистр адреса, регистр входных данных, регистр выходных данных, коммутаторы и элементы И, причем входы реглстра адреса  вл ютс  адресными входами устройства, а выходы регистра адреса подключены к адресным входам блока адресной пам ти, информационные входы которого соединены

   с выходами входного регистра данных, входы которого  вл ютс  информационными входами устройства, входами чтени  и записи которого  вл ютс  соответственно входы

   чтени  и записи адресного блока адресной пам ти, информационными выходами устройства  вл ютс  выходы выходного регистра данных, отличаюш,еес  тем, что, с целью повышени  надежности устройства,

   Q в него введены буферный регистр, блок синхронизации и блоки ассоциативной пам ти, адресные входы которых соединены с выходами регистра адреса, информационные входы, входы чтени  и входы записи блоков ассоциативной пам ти подключены соответ5 ственно к выходам элементов И, первому и второму выходам блока синхронизации, третий выход которого соединен с управл ющим входом буферного регистра, инфор.ма- ционные входы которого и первые информационные входы коммутаторов подключены к информационным выходам соответствующих блоков ассоциативной пам ти, вторые информационные входы и управл ющие входы коммутаторов подключены соответственно к информационным выходам блока адресной пам ти и управл ющим выходам блоков ассоциативной пам ти, выходы коммутаторов соединены с входами выходного регистра данных, первые и вторые входы элементов И подключены соответственно к

   0 выходам буферного регистра и выходам регистра входных данных, первый и второй входы блока синхронизации подключены соответственно к входам чтени  и записи устройства.

   0

   5