SU1624535A1 - Запоминающее устройство с контролем - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть применено в вычислительных системах, осуществл ющих контроль и диагностирование запоминающих устройств (ЗУ). Целью изобретени   вл етс  упрощение устройства. Устройство содержит коммутатор, регистр, накопитель, блок кодировани , блок управлени , элемент И, дешифратор и триггер. Цель изобретени  достигаетс  тем, что в режиме диагностики имитаци  ошибок в устройстве осуществл етс  путем раздельной записи в информационные и контрольные разр ды накопител  данных с информационных входов ЗУ. 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть применено в вычислительных системах, осуществл ющих контроль и диагностирование запоминающих устройств.

Целью изобретени   вл етс  упрощение устройства.

На фиг. 1 приведена структурна  схема запоминающего устройства с контролем; на фиг. 2 - схема блока управлени .

Устройство (фиг. 1) содержит коммутатор 1, регистр 2, накопитель 3, блок 4 кодировани , блок 5 управлени , элемент И 6, дешифратор 7, триггер 8. Регистр 2 содержит группу информационных разр дов (ИР) 9 и группу контрольных разр дов (КР) 10. Накопитель 3 состоит из двух частей: информационной 11 и контрольной 12. Устройство также содержит информационные выходы 13 и входы 14, управл ющие входы 15 и вход 15 диагностировани . Блок 5 управлени  1фиг. 2) содержит генератор 17 импульсов, счетчик 18, дешифратор 19, группу элементов И 20-23. элемент НЕ 24.

На вход 15.1 поступает сигнал обращени , а на вход 15.2 - сигнал кода операции (1 - режим записи, О - режим чтени ), а на вход 15.3 - сигнал блокировки коррекции .

Предполагаетс , что в устройстве реализован корректирующий код, например код Хэмминга, обнаруживающий двойные и исправл ющий одиночные ошибки.

Устройство работает следующим образом .

При отсутствии сигнала обращени  регистр 2 и счетчик 18 наход тс  в нулевом состо нии, а триггер 8 - в единичном.

В режиме записи информационные разр ды по сигналу с выхода блока 5 (выход элемента И 20) через коммутатор 1 поступают на регистр 2 и с его выхода - на вход информационного накопител  3 (часть 11). Одновременно в блоке 4 кодировани  из них формируютс  контрольные разр ды, которые поступают на вход контрольного накопител  3 (часть 12). По сигналу записи, поступающему с выхода блока 5 (выход эле (Л

С

с го ел со ел

мента И 22) непосредственно на часть 11 накопител  и через элемент И 6 на часть 12 накопител , происходит запись контрольных и информационных разр дов в накопитель 3.

В режиме чтени  с выхода накопител  3 информационные разр ды по сигналу с выхода блока 5 (выход элемента И 21) через коммутатор 1, а контрольные разр ды - непосредственно поступают на регистр 2.

По считанным ИР в блоке 4 кодировани  формируютс  новые контрольные разр ды и сравниваютс  со считанными из накопител  3 разр дами 10. При наличии одиночной ошибки с выхода блока 4 кодировани  на блок 5 управлени  поступает единичный сигнал, на дешифратор 7 ( с выхода элемента 23) выдаетс  сигнал разрешени  коррекции и по синдрому, поступающему с выхода блока 4 кодировани , дешифратор 7 производит коррекцию неисправного разр да . На выход 13 устройства поступает правильна  информаци . При отсутствии ошибки или наличии четных ошибок коррекци  не производитс  и информаци  на выход 13 поступает без изменени .

В режиме диагностировани  сначала провер ютс  и устран ютс  неисправности накопител  3 (часть 11) с помощью записи и считывани  в него информации по известным тестам. При этом дл  вы влени  всех ошибок части 11 накопител  3 в режиме чтени  блокируетс  работа дешифратора (на вход 15.3 блока управлени  5 поступает нулевой потенциал). После этого производитс  диагностирование контрольной части 12 накопител , где, например, при применении кода Хэмминга, могут быть одиночные или двойные ошибки.

По информационным разр дам, поступающим на регистр 2, на выходе блока 4 кодировани  задаетс  тестова  информаци  и записываетс  в накопитель 12.

Затем триггер 8 устанавливаетс  в нулевое состо ние и запрещаетс  поступление сигнала записи через элемент 6 на часть 12 накопител .

На регистр 2 через коммутатор 1 передаетс  предыдуща  информаци  с одним инверсным разр дом и записываетс  в часть 11 накопител  3. Контрольные разр ды в части 12 накопител  3 не измен ютс , так как запись в контрольную часть накопител  3 запрещена.

Таким образом, вф части 11 накопител  имитируетс  ошибка. Производитс  чтение и прием ИР и КР на регистр 2. В блоке 4 кодировани  формируетс  новый контрольный код дл  информации с одной ошибкой и сравниваетс  со считанным из контрольной части 12 накопител . Если в контрольной части 12 накопител  отсутствует ошибка , то по синдрому, сформированному на выходе блока 4 кодировани , на регистре 2 информаци  исправл етс  и передаетс  в процессор, где сравнение с информацией с одной ошибкой указывает на отсутствие ошибки в части 12 накопител . Если в ней имеетс  двойна  ошибка, то в целом на ре- 0 гистре 2 будут три ошибки и на выходе блока 4 кодировани  по вл етс  синдром, который определ етс  из выражени 

SKOP SHPI SKPI SKP, где Sxop. - синдром коррекции; 5 SHPI - синдром одной имитированной ошибки;

SKPI - синдром первого неисправного КР;

5кр2 - синдром второго неисправного 0 КР;

знак сложени  по модулю два.

Так как дл  кода Хэмминга коррекцию вызывают не только одиночные, но и тройные (и все нечетные) ошибки, то по SKop. на 5 регистре 2 будет инвертирован (скорректирован ) разр д, отличный от разр да введенной ошибки, и в процессор будет передано содержимое регистра 2 с двум  ошибками. Так как SHFI  аранее известно, то в процес- 0 соре определ етс  суммарный синдром двух ошибок (Р из выражени 

SKP .

Так как сумма синдромов любых двух КР

отлична от суммы синдромов любых других

5 и заранее известны синдромы всех КР, то по

Sup однозначно определ ютс  SKPI и S«P2.

Если в накопителе имеетс  одиночна  ошибка, то на регистре 2 будут две ошибки, но так как дл  кода Хэмминга запрещаетс  0 коррекци  (искажение) информации при четных ошибках, то из блока 4 кодировани  в блок 5 будет поступать нулевой сигнал и в процессор будет передана информаци  с одной (имитированной) ошибкой, что  вл - 5 етс  признаком наличи  в части 12 накопител  одиночной ошибки.

Тогда триггер 8 устанавливаетс  в нулевое состо ние и в части 11 накопител  ука- занным выше способом имитируетс  0 двойна  ошибка.

После чтени  информации на регистре 2 получаютс  три ошибки - две имитированные и одна часть 12 накопител . Тогда также вызываетс  коррекци  разр да, отличного 5 от имитированных по синдрому

5кор. 5иР1355иР2(+ |5кР1, где 5иР2 синдром второй имитированной ошибки.

Таким образом, в этом случае в процессор выдаетс  информаци  с трем  ошибками , по которой определ етс  синдром скорректированного разр да. Так как синдромы имитированных ошибок заранее известны, то синдром неисправного КР определ етс  по выражению

5кР1 « Sxoptf .

Дл  обеспечени  полной проверки части 12 накопител  {доступности искаженного разр да дл  процессора) номера имитируемых разр дов выбираютс  таким образом, чтобы при имитации одиночных ошибок выполн лось неравенство

8ир1 5кР1Р5кР2 Skp), а при имитации двойных ошибок - неравенство

5ир1бР5иР2#5кр1 t Skpj, где Skpj синдром любого КР.

Claims (1)

1. Формула изобретени  Запоминающее устройство с контро лем, содержащее дешифратор, блок управлени , первый, второй и третий входы которого  вл ютс  входами обращени , записи-считывани  и блокировки коррекции устройства, коммутатор, управл ющий вход которого соединен с первым выходом блока управлени , второй выход которого подключен к входу записи информационных разр дов накопител , выходы контрольных разр дов которого соединены с информаци- онными входами первой группы регистра, выходы первой и второй групп которого подключены к входам блока кодировани , третий выход блока управлени  соединен с установочным входом регистра, отличающеес  тем, что, с целью упрощени  устройства, в него введены триггер и элемент И, причем первый вход триггера  вл етс  входом диагностики устройства, а второй вход подключен к третьему выходу блока управлени , четвертый выход которого соединен с управл ющим входом дешифратора , информационные входы которого подключены к выходам группы блока кодировани  и входам контрольных разр дов на- копител , выходы информационных разр дов которого соединены с информационными входами первой группы коммутатора , информационные входы второй группы которого  вл ютс  информационными входами устройства, а выходы подключены к информационным входам второй группы регистра счетные входы которого соединены с выходами дешифратора, выходы второй группы регистра  вл ютс  выходами устройства и подключены к входам информационных разр дов накопител , вход записи контрольных разр дов которого соединен с выходом элемента И, первый и второй входы которого подключены соответственно к второму выходу блока управлени  и выходу триггера, первый выход блока кодировани  соединен с четвертым входом дешифратора , второй выход блока кодировани  соединен с входом задани  режима блока управлени .

   Фиг 1

   Фиг. 2