SU1257644A2 - Устройство дл управлени многоканальной измерительной системой - Google Patents

Abstract

Изобретение относитс  к вычис- л тельной технике. Оно  вл етс  усовершенствованием устройства, опит сатого в авт.св. 1149255. Цель изобретени  - повышение быстродействи  работы устройства. Новым в ;устройстве  вл етс  введение в него управлени  буферизацией и блока буферной пам ти, информационный вход которого св зан с информационным выходом блока управлени  буферизацией, адресный вход - с адресным выходом этого блока, информационный вход которого св зан с выходом элемента ИЛИ, первый управл ющий вход блока управлени  буферизацией св зан с выходом регистра команд, второй управл ющий вход - с выходом генератора тактовых импульсов, третий управл ющий вход - с дополнительным выходом дешифратора команд, при этом выход блока буферной пам ти  вл етс  выходом устройства. Блок управлени  буферизацией содержит первый и второй адресные регистры, дешифратор , первый и второй информационные регистры и элемент И. 4 ил.

Description

Изобретение относитс  к вычислиельной технике и может быть испольовано в многоканальных телеметричесих системах и системах автоматичесого контрол  дл  управлени  многоанальной измерительной системой.

Целью изобретени   вл етс  повыение быстродействи .

На фиг.1 изображена функциональа  схема устройства; на фиг.2 - ункциональна  схема распределител ; на фиг.З - схема генератора тактовых Импульсов; на фиг.4 - функциональна  схема блока управлени  буферизацией.

Ус,тройство содержит регистр 1 команд , дешифратор 2 команд, группу . коммутаторов 3 каналов, информационные входы которых подключены к ин- формационнь1м входам группы устройства , элемент ИЛИ 4, распределитель 5, счетчик 6 адреса, генератор 7 .тактовых импульсов, счетчики 8 адреса, мультиплексор 9, блок 10 г; пам ти, блок 11 управлени  буферизацией , блок 12 буферной пам ти, вы- хрд которого подключен к информационному выходу устройства.

Распределитель содержит группу 13 триггеров, группы 14 и 15 элементов И, блок 16 приоритета, ре-- гистр 17, входы и выходы 18 - 24 распределител .

Генератор тактовых импульсов (ГТИ) содержит генератор 25, счет- .чик 26, входы и выходы 27, 28 ГТИ.

Блок управлени  буферизацией содержит первый 29 и второй 30 адрес- ныё регистры, дешифратор 31 адреса, п ервый 32 и второй 33 информацион- ше регистры.

Устройство работает следующим образом.

По каждому сигналу генератора 7 тактовых импульсов, поступающих с выхода 27 на вход 19 распределител  5, один из счетчиков адресов (6,8,1 ,. ,8., I выбирает соответствую- щее значение из блока 10 пам ти. С частотами, соответствующими выходным сигналам генератора 7, включаютс  в работу определенные счетчики адресов, причём в любое врем  ;работает только один из счетчиков адресов,  вл гацийс  в данный момент Наиболее приоритетным. Именно его содержимое, соответствующее номеру (Ячейки, в которой хранитс  код но- vMepa опрашиваемого датчика, через

S

5

мультиплексор 9 поступает на вход блока 10 пам ти. Старшие разр ды входов мультиплексора 9 подключены к логическим О и 1 таким образом, чтобы при установлении нул  во всех счетчиках и включении счетчика 6 (номер которого от распределител  5 поступает на управл ющий вход мультиплексора 9} на выходе мультиплексора 9 был код, соответствующий адресу А, а при включенном счетчике 8 на выходе мультиплексора 9 бу- дет код, соответствующий адресу В и т.д., где А,В,С и т.д. - начальные адреса массивов адресов датчи ков, записанные в блоке 10 пам ти, причем с адреса А записан массив адресов датчиков, опрашиваемых по счетчику 6, а с адреса В - массив 0 адресов датчиков.,, опрашиваемых счетчиком 8( , ас адреса С -массив адресов датчиков , опрашиваемых счетчиком 8j и т.д.

В блоке IО пам ти записаны коды адресов датчиков, причем с адреса А блока 10 пам ти записаны коды адресов первой группы датчиков, с адреса В блока }0 пам ти - коды адресов вто- рой группы датчиков и т.д.

Распределитель 5 в соответствии с поступающими на его входы сигналами от генератора 7 тактовых импульсов открывает счет соответствующих счётчиков адресов. По. содержимому счетчиков адресов из блока 10 .пам ти поступают коды адресов соответствующей группы датчиков на вход регистра 1 команд и расщифровьгоаютс  дешифратором 2 команд, сигналы с которого поступают на входы коммутатора 3 каг налов. После кода последнего адреса определенной группы датчиков из блока 10 пам ти поступает признак окончани , который через дешифратор 2 псэст пает на вход 20 распределител  5, после зтого начинает работать следующий счетчик адресов. Этим признаком  вл етс  старший разр д информации , поступающий из блока 10 пам ти на регистр 1, по которому дешифратор 2 определ ет,  вл ютс  ли остальные разр ды информации адресом подключаемого датчика или по содержимому этих разр дов должен пере- ключатьс  распр.еделитель 5, -При этом адрес опрашиваемого датчика (параметра ) из регистра 1 команд по соответствующему сигналу деишфр.атора 2

0

5

0

0

попадает на первый адресный регистр 29 буфера 11. По следующей метке от генератора 7 тактовых импульсов эта информаци  переписьюаетс  во второй адресный регистр 30 блока 11. Временной интервал между записью адреса в первый и второй адресные регистры

29и 30 равен времени прохождени  информации от коммутатора 3 через элемент ИЛИ 4 до входа блока . 11. Таким образом, по времени перезаписи адреса из первого адресного регистра 29 блока 11 во второй адресный регистр

30информаци  от измерительной системы будет находитьс  на входе первого 15 мент И, причем информационный вход

информационного регистра 32 блока 11. После дешифрации адресна  информаци  из первого информационного регистра 32 блока 11 переписываетс  во второй регистр 33 и на выходе блока 11 по вл етс  с выхода дешифратора 31 адрес блока 12 буферной пам ти (соответствует номеру опрашиваемого датчика) и соответствующа  ему информаци  от многоканальной измерительной системь вьгход второго информационного регистра 33)котрра записываетс  в блок 1 2 буферной пам ти Таким образом, повышаетс  быстродействие работы устройства, т.е. врем  вьадачи очередного адресного запроса не зависит от обработки измер емой информации.

В данном устройстве интервал между двум  адресными запросами равен только времени прохождени  информации от входа устройства «через коммутаторы 3 и элемент ИЛИ 4. Если существует фиксированна  задержка прохождени  информации от входа устройства до выхода элемента ИЛИ 4, кратна  некоторому числу тактовых шотульсов генератора 7, то добавлением соответствующего количества адресных регистров в блок II можно увеличивать частоту адресных запросов независимо от задержки прохождени  информации от входа устройства до выхода элемента ИЛИ 4.

а

1257644

,Ф о

рмула изобретени 

Устройство дл  управлени  многоканальной измерительной системой по авт.св.№ 1149255, отличающеес  тем, что, с целью повьппет ни  быстродействи , в него введены блок управлени  буферизацией и блок буферной пам ти, причем вьпсод блока буферной пам ти подключен к информационному выходу устройства, а блок управлени  буферизацией содержит два информационных регистра, два адресных регистра, дешифратор и элепервого информационного регистра блока управлени  буферизацией подключен к выходу элемента ИЛИ, информационный вход и вход записи первого адресного регистра блока управлени  буферизацией подключены соответственно к выходу регистра команд и к выходу признака записи адреса дешифратора команд, выход генератора тактовых импульсов подключен к первому входу элемента И и к входам записи первого информационного регистра и второго адресного регистра блока управлени  буферизацией, выходы которых подключены соответственно

к информационному входу второго информационного регистра и к входу дешифратора блока управлени  буферизацией , выход пол  .адреса которого подк лючен к адресному входу блока буферной пам ти, выход признака готовности адреса дешифратора блока управлени  буферизацией подключен к второму входу элемента И этого рлока, выход которого подключен к входу записи второго информационного регистра блока управлени  буферизацией , выход которого подключен к информационному входу блора буферной пам ти, выход первого адресного регистра блока управлени  буферизацией подключен к информационному входу второго адресного регист- : ра этого блока.

21 22 2219

On 6/1.2 1)п&1.7 От 5п.7 Фиг.2

n

ОтМ Опб1.7

Составитель М.Силин Редактор Э.Слиган Техред Л.Сердюкова Корректор С.Черни

Заказ 4958/48 Тираж 671 . Подписное ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д.4/5

Производствеино-полиграфическое предпри тие, г.Ужгород, ул. Проектна , 4

7П

Claims (1)

1. Формула изобретения

   Устройство для управления многоканальной измерительной системой по авт.св.№ 1149255, отличающееся тем, что, с целью повыше-: ния быстродействия, в него введены блок управления буферизацией и блок буферной памяти, причем выход блока буферной памяти подключен к информационному выходу устройства, а блок управления буферизацией содержит два информационных регистра, два адресных регистра, дешифратор и элемент Й, причем информационный вход первого информационного регистра блока управления буферизацией подключен к выходу элемента ИЛИ, информационный вход и вход записи первого адресного регистра блока управления буферизацией подключены соответственно к выходу регистра команд и к выходу признака записи адреса дешифратора команд, выход генератора тактовых импульсов подключен к первому входу элемента И и к входам записи первого информационного регистра и второго адресного регистра |блока управления буферизацией, выходы которых подключены соответственно к информационному входу второго информационного регистра и к входу дешифратора блока управления буферизацией, выход поля .адреса которого подключен к адресному входу блока буферной памяти, выход признака готовности адреса дешифратора блока управления буферизацией подключен к второму входу элемента И этого юлока, выход которого подключен к входу записи второго информационного регистра блока управления буферизацией, выход которого подключен к информационному входу блока буферной памяти, выход первого адресного регистра блока управления буферизацией подключен к информационному. входу второго адресного регист- : ра этого блока.

   от м.1 0т5п.7

   Фиг.Ц