JPH0719232B2 - メモリアレイのアドレスと中味とをチェックする装置及び方法 - Google Patents
メモリアレイのアドレスと中味とをチェックする装置及び方法Info
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- JPH0719232B2 JPH0719232B2 JP3120404A JP12040491A JPH0719232B2 JP H0719232 B2 JPH0719232 B2 JP H0719232B2 JP 3120404 A JP3120404 A JP 3120404A JP 12040491 A JP12040491 A JP 12040491A JP H0719232 B2 JPH0719232 B2 JP H0719232B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1016—Error in accessing a memory location, i.e. addressing error
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
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- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【0001】
【産業上の利用分野】本発明は、データがアレイに読み
込まれるか、あるいはそこから読み出されるにつれてメ
モリアレイのアドレスと中味とをチェックする装置およ
び方法に関する。
込まれるか、あるいはそこから読み出されるにつれてメ
モリアレイのアドレスと中味とをチェックする装置およ
び方法に関する。
【0002】
【従来の技術】記憶アレイのアドレスをチェックするた
めの従来技術による方法は一般的に、記憶アレイアドレ
スに対してパリティビットを生成し、これをデータワー
ドと共にアレイに記憶することを含む。後でデータワー
ドが取り出されるときパリティをプロセッサでチェック
し、何らかの相違を報告することができる。そのような
方法が、「アドレスパリティを用いて向上したプロセッ
サエラー検出」(“Enhanced Process
or Error Detection using
Address Parity”)と題する、1989
年8月のIBMTechnical Disclosu
re Bulletin,32(3B)44頁の論文に
記載されている。これらの方法は、アドレスのパリティ
を生成し、かつチェックするための余分の回路並びにデ
ータワードと共にアドレスのパリティビットを記憶する
ためのアレイ内の余分の記憶スペースを必要とする。
めの従来技術による方法は一般的に、記憶アレイアドレ
スに対してパリティビットを生成し、これをデータワー
ドと共にアレイに記憶することを含む。後でデータワー
ドが取り出されるときパリティをプロセッサでチェック
し、何らかの相違を報告することができる。そのような
方法が、「アドレスパリティを用いて向上したプロセッ
サエラー検出」(“Enhanced Process
or Error Detection using
Address Parity”)と題する、1989
年8月のIBMTechnical Disclosu
re Bulletin,32(3B)44頁の論文に
記載されている。これらの方法は、アドレスのパリティ
を生成し、かつチェックするための余分の回路並びにデ
ータワードと共にアドレスのパリティビットを記憶する
ためのアレイ内の余分の記憶スペースを必要とする。
【0003】デュアライン他(Deuerlein e
t al.)による「アドレス回路のチェック(“Ad
dress Circuit Checking”)と
題する、1974年11月のIBM Technica
l DisclosureBulletin,17
(6)の1645頁の論文は、アドレス位置から正しい
情報が読み出されたか否かを検出する方法を教示してい
る。この方法は、2個の個別のメモリアレイと2個の個
別のアドレス復号器とを有することにより実行される。
データワードは、半分に分割され、各半ワードに対して
個別のパリティビットが計算される。次に、2個の半ワ
ードが別々のメモリアレイに記憶される。各半ワードの
パリティビットは他方のアレイに記憶される。即ち、右
方のワードのパリティビットは左方のワードアレイに記
憶され、あるいはその逆がなされる。アレイからデータ
を読出すと、各半ワードに対してパリティが正しいか否
かチェックがなされ、エラーが検出されるとメッセージ
が発行される。しかしながら、この回路においては、エ
ラー検出の成功率は単に75%である。
t al.)による「アドレス回路のチェック(“Ad
dress Circuit Checking”)と
題する、1974年11月のIBM Technica
l DisclosureBulletin,17
(6)の1645頁の論文は、アドレス位置から正しい
情報が読み出されたか否かを検出する方法を教示してい
る。この方法は、2個の個別のメモリアレイと2個の個
別のアドレス復号器とを有することにより実行される。
データワードは、半分に分割され、各半ワードに対して
個別のパリティビットが計算される。次に、2個の半ワ
ードが別々のメモリアレイに記憶される。各半ワードの
パリティビットは他方のアレイに記憶される。即ち、右
方のワードのパリティビットは左方のワードアレイに記
憶され、あるいはその逆がなされる。アレイからデータ
を読出すと、各半ワードに対してパリティが正しいか否
かチェックがなされ、エラーが検出されるとメッセージ
が発行される。しかしながら、この回路においては、エ
ラー検出の成功率は単に75%である。
【0004】ホウイ他(Howe et al)による
「メモリアレイの行き先チェック」(“Destina
tion Checking of Memory A
rrays”)と題する、1973年11月のIBM
Technical Disclosure Bull
etin,16(6)の1763−1764頁に記載の
論文は、2個の異なるアレイにデータを記憶することに
よりアドレスの失敗を捕らえる方法を記載している。読
取り指令により、データは、双方のアレイにおける同じ
アドレス位置から読み出され、排他的OR回路を用いて
比較される。万一エラーが発生した場合、データが各ア
レイにおいて相違すれば、エラーは信号で知らされる。
しかしながら、この記憶装置は、2個の完全に独立した
アレイを設ける必要があるという点で高価につく。
「メモリアレイの行き先チェック」(“Destina
tion Checking of Memory A
rrays”)と題する、1973年11月のIBM
Technical Disclosure Bull
etin,16(6)の1763−1764頁に記載の
論文は、2個の異なるアレイにデータを記憶することに
よりアドレスの失敗を捕らえる方法を記載している。読
取り指令により、データは、双方のアレイにおける同じ
アドレス位置から読み出され、排他的OR回路を用いて
比較される。万一エラーが発生した場合、データが各ア
レイにおいて相違すれば、エラーは信号で知らされる。
しかしながら、この記憶装置は、2個の完全に独立した
アレイを設ける必要があるという点で高価につく。
【0005】メモリ装置内でアドレスエラーを迅速に検
出することによりデータの一貫性を向上させる別の方法
が、アイケルマン ジュニア(Aichelman,J
r.)による「データの一貫性を向上させる方法と装
置」(“Method/Apparatus for
improved data integrity”)
と題する、1983年6月のIBM Technica
l Disclosure Bulletin,26
(2)の643−645頁に記載の論文において開示さ
れている。この装置においては、種々のデータワードフ
ォーマットに対して交互の記憶位置が割り当てられ、そ
のため特定の記憶位置から読出されつつあるデータが間
違ったフォーマットを有しているとすればエラーを検出
することができる。この装置は、データが記憶アレイに
読み込まれるにつれてデータを種々フォーマットに変換
する手段と、データが読出されるにつれてそれを復号す
る別の手段とを必要とする。そのような装置は、前記装
置の複雑さを倍加するものの、期待したデータフォーマ
ットがアドレス位置から読出されるときエラーの検出に
失敗し、事実その中味がエラーを含んでいる。
出することによりデータの一貫性を向上させる別の方法
が、アイケルマン ジュニア(Aichelman,J
r.)による「データの一貫性を向上させる方法と装
置」(“Method/Apparatus for
improved data integrity”)
と題する、1983年6月のIBM Technica
l Disclosure Bulletin,26
(2)の643−645頁に記載の論文において開示さ
れている。この装置においては、種々のデータワードフ
ォーマットに対して交互の記憶位置が割り当てられ、そ
のため特定の記憶位置から読出されつつあるデータが間
違ったフォーマットを有しているとすればエラーを検出
することができる。この装置は、データが記憶アレイに
読み込まれるにつれてデータを種々フォーマットに変換
する手段と、データが読出されるにつれてそれを復号す
る別の手段とを必要とする。そのような装置は、前記装
置の複雑さを倍加するものの、期待したデータフォーマ
ットがアドレス位置から読出されるときエラーの検出に
失敗し、事実その中味がエラーを含んでいる。
【0006】
【発明が解決しようとする課題】本発明の目的は、アレ
イのアドレスをチェックし、アレイの中味をチェック
し、かつアドレス経路全体をチェックして、正しいデー
タが確実にアレイに読込まれたり、かつそこから読出さ
れるようにする手段を提供することである。本発明は、
アドレスに対してパリティビットを生成する必要がない
ためロジックやメモリのスペースを節約する。
イのアドレスをチェックし、アレイの中味をチェック
し、かつアドレス経路全体をチェックして、正しいデー
タが確実にアレイに読込まれたり、かつそこから読出さ
れるようにする手段を提供することである。本発明は、
アドレスに対してパリティビットを生成する必要がない
ためロジックやメモリのスペースを節約する。
【0007】
【課題を解決するための手段】本発明は、データをアレ
イに書込むための一方のカウンタと、データをアレイか
ら読出す別の個別のカウンタとを有することによってそ
の目的を達成する。これらのカウンタは、常に同じアレ
イアドレスを示すよう同期化すべきである。データをア
レイに読込むとき、データワードからのあるビットは読
出しカウンタからのアドレスビットで排他的論理和(以
下「XOR」と称す)され、この変更されたデータワー
ドが次いで記憶される。
イに書込むための一方のカウンタと、データをアレイか
ら読出す別の個別のカウンタとを有することによってそ
の目的を達成する。これらのカウンタは、常に同じアレ
イアドレスを示すよう同期化すべきである。データをア
レイに読込むとき、データワードからのあるビットは読
出しカウンタからのアドレスビットで排他的論理和(以
下「XOR」と称す)され、この変更されたデータワー
ドが次いで記憶される。
【0008】読出し時、データワードからの変更された
ビットは書込みカウンタからの対応するアドレスビット
でXORされる。もし読出しカウンタと書込みカウンタ
とが同期的に動作しているとすれば、この結果元の値ま
で戻っているデータワードのビットが変更される。この
ようなことが発生しないとすれば、2個のカウンタのい
ずれか、あるいはアレイ内でエラーが発生ずみであるこ
とが明らかである。
ビットは書込みカウンタからの対応するアドレスビット
でXORされる。もし読出しカウンタと書込みカウンタ
とが同期的に動作しているとすれば、この結果元の値ま
で戻っているデータワードのビットが変更される。この
ようなことが発生しないとすれば、2個のカウンタのい
ずれか、あるいはアレイ内でエラーが発生ずみであるこ
とが明らかである。
【0009】
【実施例】図1はメモリアレイ(110)を示す。並列
に動作している一連のマスタ−スレーブラッチ(14
0)を用いて書込みカウンタ(120)により提供され
た位置において、データがアレイに読込まれる。読出し
アドレスカウンタ(130)により提供されたアドレス
から、データがアレイから読み出される。読出し後、デ
ータのパリティは、パリティチェッカ(170)を用い
てチェックされる。図1はさらに、6個のXORゲート
(152,154,156,162,164,166)
と、書込みアドレスを一時記憶するバッファ(180)
とを示す。それらの動作については後述する。XORゲ
ートの数は、アドレスにおけるビットの数に応じて変わ
りうることに注目すべきである。
に動作している一連のマスタ−スレーブラッチ(14
0)を用いて書込みカウンタ(120)により提供され
た位置において、データがアレイに読込まれる。読出し
アドレスカウンタ(130)により提供されたアドレス
から、データがアレイから読み出される。読出し後、デ
ータのパリティは、パリティチェッカ(170)を用い
てチェックされる。図1はさらに、6個のXORゲート
(152,154,156,162,164,166)
と、書込みアドレスを一時記憶するバッファ(180)
とを示す。それらの動作については後述する。XORゲ
ートの数は、アドレスにおけるビットの数に応じて変わ
りうることに注目すべきである。
【0010】本発明の動作を8×72ビットアレイを用
いて説明する。しかしながら、本発明の原理は、いずれ
かの適当に構成したアレイにも適用可能である。アレイ
に読込むべきデータワードは、64データビット(18
2)と8個のパリティビット(184)とから構成され
る。書込み経路は、書込み使用可能信号を含むマスタ出
力と共に、書込みアドレスカウンタ(120)と4ビッ
トのアドレスレジスタとから構成される。書込みアドレ
スカウンタは、ADV WR CHE ADDR(0)、
ADV WR CHE ADDR(1)、ADV WR
CHE ADDR(2)と表記している3個のビット
と共に動作する。読出し経路は、書込み経路のそれと共
に並列に動作するアドレスカウンタ(120)のみを含
む。
いて説明する。しかしながら、本発明の原理は、いずれ
かの適当に構成したアレイにも適用可能である。アレイ
に読込むべきデータワードは、64データビット(18
2)と8個のパリティビット(184)とから構成され
る。書込み経路は、書込み使用可能信号を含むマスタ出
力と共に、書込みアドレスカウンタ(120)と4ビッ
トのアドレスレジスタとから構成される。書込みアドレ
スカウンタは、ADV WR CHE ADDR(0)、
ADV WR CHE ADDR(1)、ADV WR
CHE ADDR(2)と表記している3個のビット
と共に動作する。読出し経路は、書込み経路のそれと共
に並列に動作するアドレスカウンタ(120)のみを含
む。
【0011】アレイへのデータの書込み動作は図1およ
び図2を検討すれば理解できる。動作は、書込み使用可
能信号(図示せず)を活動状態にセットすることにより
初期化される。t1 のとき、データを書込むべきアドレ
ス(AW1)が、読出しアドレスカウンタ(130)と
書込みアドレスカウンタ(120)との出力側に現われ
る。アレイに書き込むべきワードのデータビット(DW
1)がライン182に位置され、パリティビット(PW
1)がライン184上に位置される。読出しアドレスカ
ウンタ(130)からの3個のアドレスビットRD C
HE ADDR(0)、RD CHE ADDR
(1)、RD CHE ADDR(2)がそれぞれXO
Rゲート152,154および156に移転される。X
ORゲート(152,154,156)への他方の入力
側は、データワードのいずれか3個のビットである。こ
の例において、選定されたビットはパリティビット4,
5および6(ワード(PW1)のDATA IN P
(4)、DATA IN P(5)、DATA IN P
(6))であるが、データワードのいずれのビット(パ
リティあるいはデータ)を選択してもよい。XOR動作
は、t2 の時間において、修正されたパリティビット
が、それらが一連のマスタ−スレーブラッチ(140)
へ読込み可能であるところからXORゲート(152,
154,156)の出力側に現われるまで信号(図2の
ライン24)を僅かに遅らせる。t5 の時間において、
アドレスはアドレスバッファ(180)マスタラッチへ
読み込まれ、t6 の時間において、アドレスバッファ
(180)スレーブラッチに現われる。t5 と活動状態
のアレイクロックとの間の遅れは、アドレスセットアッ
プ時間として知られ、図2においてTSと表記されてい
る(ライン32)。時間t6 とt9の間において、デー
タビット(DW1)と、修正されたパリティビット(修
正されたPW1)とは、マスタ−スレーブラッチ(14
0)からアレイ(110)に並列に書込まれる。時間t
6 において、新しいデータワード(DW2,PW2)が
ライン184と182とに現われ、新しいアドレス(A
W2)が読出しアドレスカウンタ(130)の出力側に
現われる。XORゲート152,154および156に
おいてパリティビットを修正する動作は、先のワード
(修正されたDW1,PW1)がアレイ(110)に書
き込まれている間に進行することができる。
び図2を検討すれば理解できる。動作は、書込み使用可
能信号(図示せず)を活動状態にセットすることにより
初期化される。t1 のとき、データを書込むべきアドレ
ス(AW1)が、読出しアドレスカウンタ(130)と
書込みアドレスカウンタ(120)との出力側に現われ
る。アレイに書き込むべきワードのデータビット(DW
1)がライン182に位置され、パリティビット(PW
1)がライン184上に位置される。読出しアドレスカ
ウンタ(130)からの3個のアドレスビットRD C
HE ADDR(0)、RD CHE ADDR
(1)、RD CHE ADDR(2)がそれぞれXO
Rゲート152,154および156に移転される。X
ORゲート(152,154,156)への他方の入力
側は、データワードのいずれか3個のビットである。こ
の例において、選定されたビットはパリティビット4,
5および6(ワード(PW1)のDATA IN P
(4)、DATA IN P(5)、DATA IN P
(6))であるが、データワードのいずれのビット(パ
リティあるいはデータ)を選択してもよい。XOR動作
は、t2 の時間において、修正されたパリティビット
が、それらが一連のマスタ−スレーブラッチ(140)
へ読込み可能であるところからXORゲート(152,
154,156)の出力側に現われるまで信号(図2の
ライン24)を僅かに遅らせる。t5 の時間において、
アドレスはアドレスバッファ(180)マスタラッチへ
読み込まれ、t6 の時間において、アドレスバッファ
(180)スレーブラッチに現われる。t5 と活動状態
のアレイクロックとの間の遅れは、アドレスセットアッ
プ時間として知られ、図2においてTSと表記されてい
る(ライン32)。時間t6 とt9の間において、デー
タビット(DW1)と、修正されたパリティビット(修
正されたPW1)とは、マスタ−スレーブラッチ(14
0)からアレイ(110)に並列に書込まれる。時間t
6 において、新しいデータワード(DW2,PW2)が
ライン184と182とに現われ、新しいアドレス(A
W2)が読出しアドレスカウンタ(130)の出力側に
現われる。XORゲート152,154および156に
おいてパリティビットを修正する動作は、先のワード
(修正されたDW1,PW1)がアレイ(110)に書
き込まれている間に進行することができる。
【0012】読出し動作は、読出しアドレス(AR1)
が読出しアドレスカウンタ(130)の出力側と書込み
アドレスカウンタ(120)の出力側とにおいて現われ
るとき時間t1 において始まる。短い遅れの後、選定さ
れたアドレスでのデータワードのデータビット(DR
1)とパリティビット(PR1)とが読み出される。こ
の遅れは、読出しアドレスアクセスタイムとして知ら
れ、図2のライン52においてTAAと表記されてい
る。パリティビット4,5,6(DATA OUT P
(4)、DATA OUT P(5)、DATA OU
T P(6))はXORゲート162,164および1
66まで通される。これらのXORゲート(162,1
64,166)への他方の入力側は、接続122,12
4および126に沿って通される書込みアドレスカウン
タ(120)のビットADV WR CHE ADDR
(0)、ADV WR CHE ADDR(1)および
ADV WR CHE ADDR(2)である。XOR動
作は信号を僅かに遅らせ、t3の時間において、XOR
されたパリティビット(修正したPR1)が出力される
(図2、ライン56)。読出しアドレスカウンタおよび
書込みアドレスカウンタは、並列に動作して、読出し時
のパリティビットは、読出し時XORされた読出しアド
レスカウンタからのビットに対応する書込みカウンタか
らのビットでXORされているので、パリティビット
4,5および6はそれらの元の値を復元し終っておるべ
きである。一例がこの状態の説明に役立つ。パリティビ
ット4はXORゲート152を通過する前は「1」であ
ると想定する。このゲートにおいて、パリティビット
は、1であるRD CHE ADDR(0)とXORさ
れ、その結果0となる。これはワードのビット4として
アレイに記憶される、読出し時、ビット4は、ゲート1
62まで進み、そこでRD CHE ADDR(0)と
同じ値、即ち1を有するADV WR CHE ADD
R(0)とXORされる。XOR動作の真理値表は、そ
のときパリティビット4からの元の値1を復元している
ことを述べている。次いで、データはパリティチェッカ
(170)に通され、データの全体的なパリティをチェ
ックする。もしパリティエラーが検出されたとすれば、
それには数々の理由がある。まず、データのビットの1
つが偶然アレイ中で変化した可能性、第2に読出しおよ
び書込みアドレスカウンタによって指示されるアドレス
が同じでない可能性である。この場合データは間違った
位置に記憶されたか、間違った位置から読出された可能
性がある。次に、このエラーを訂正するために適当な対
策を講じる必要がある。
が読出しアドレスカウンタ(130)の出力側と書込み
アドレスカウンタ(120)の出力側とにおいて現われ
るとき時間t1 において始まる。短い遅れの後、選定さ
れたアドレスでのデータワードのデータビット(DR
1)とパリティビット(PR1)とが読み出される。こ
の遅れは、読出しアドレスアクセスタイムとして知ら
れ、図2のライン52においてTAAと表記されてい
る。パリティビット4,5,6(DATA OUT P
(4)、DATA OUT P(5)、DATA OU
T P(6))はXORゲート162,164および1
66まで通される。これらのXORゲート(162,1
64,166)への他方の入力側は、接続122,12
4および126に沿って通される書込みアドレスカウン
タ(120)のビットADV WR CHE ADDR
(0)、ADV WR CHE ADDR(1)および
ADV WR CHE ADDR(2)である。XOR動
作は信号を僅かに遅らせ、t3の時間において、XOR
されたパリティビット(修正したPR1)が出力される
(図2、ライン56)。読出しアドレスカウンタおよび
書込みアドレスカウンタは、並列に動作して、読出し時
のパリティビットは、読出し時XORされた読出しアド
レスカウンタからのビットに対応する書込みカウンタか
らのビットでXORされているので、パリティビット
4,5および6はそれらの元の値を復元し終っておるべ
きである。一例がこの状態の説明に役立つ。パリティビ
ット4はXORゲート152を通過する前は「1」であ
ると想定する。このゲートにおいて、パリティビット
は、1であるRD CHE ADDR(0)とXORさ
れ、その結果0となる。これはワードのビット4として
アレイに記憶される、読出し時、ビット4は、ゲート1
62まで進み、そこでRD CHE ADDR(0)と
同じ値、即ち1を有するADV WR CHE ADD
R(0)とXORされる。XOR動作の真理値表は、そ
のときパリティビット4からの元の値1を復元している
ことを述べている。次いで、データはパリティチェッカ
(170)に通され、データの全体的なパリティをチェ
ックする。もしパリティエラーが検出されたとすれば、
それには数々の理由がある。まず、データのビットの1
つが偶然アレイ中で変化した可能性、第2に読出しおよ
び書込みアドレスカウンタによって指示されるアドレス
が同じでない可能性である。この場合データは間違った
位置に記憶されたか、間違った位置から読出された可能
性がある。次に、このエラーを訂正するために適当な対
策を講じる必要がある。
【0013】本発明の別の実施例を図3に示す。この例
においては回路の多数の構成要素が図1に示すものと同
であって、参照番号には100を加えている。図3は、
さらに第2の書込みアドレスカウンタ(320)と第2
の読出しアドレスカウンタ(330)と2個のマルチプ
レクサ(325,335)とを含む。これらの第2のカ
ウンタは2種類の異なる速度でメモリアレイの動作を許
容する。例えば、第1の対のカウンタ(220,23
0)はチャンネル(CHE)速度で動作でき、一方第2
の対のカウンタ(320,330)はシステム(SY
S)速度で動作しうる。データをアレイに書込んだりあ
るいはそこから読出すためにいずれかのアドレスカウン
タを選択するように2個のマルチプレクサ(325,3
35)が設けられている。本実施例の動作は、図1を参
照して述べたものと類似である。しかしながら、この場
合、書込みおよび読出し経路の双方はさらに、書込みア
ドレスカウンタ(220,320)あるいは読出しカウ
ンタ(230,330)のいずれを使用すべきかを選択
するためのマルチプレクサの動作指令(370)を含
む。
においては回路の多数の構成要素が図1に示すものと同
であって、参照番号には100を加えている。図3は、
さらに第2の書込みアドレスカウンタ(320)と第2
の読出しアドレスカウンタ(330)と2個のマルチプ
レクサ(325,335)とを含む。これらの第2のカ
ウンタは2種類の異なる速度でメモリアレイの動作を許
容する。例えば、第1の対のカウンタ(220,23
0)はチャンネル(CHE)速度で動作でき、一方第2
の対のカウンタ(320,330)はシステム(SY
S)速度で動作しうる。データをアレイに書込んだりあ
るいはそこから読出すためにいずれかのアドレスカウン
タを選択するように2個のマルチプレクサ(325,3
35)が設けられている。本実施例の動作は、図1を参
照して述べたものと類似である。しかしながら、この場
合、書込みおよび読出し経路の双方はさらに、書込みア
ドレスカウンタ(220,320)あるいは読出しカウ
ンタ(230,330)のいずれを使用すべきかを選択
するためのマルチプレクサの動作指令(370)を含
む。
【図1】基本形態で本発明の一実施例を示す図である。
【図2】読出しおよび書込み動作のタイミング線図であ
る。
る。
【図3】アレイがシステム速度とチャンネル速度の双方
において動作できるように第2の対のアドレスカウンタ
を組み込んだ本発明の別の実施例を示す図である。
において動作できるように第2の対のアドレスカウンタ
を組み込んだ本発明の別の実施例を示す図である。
110,210:メモリアレイ 120,220,320:書込みアドレスカウンタ 130,230,330:読出しアドレスカウンタ 140,240:ラッチ 152,154,156,162,164,166,2
52,254,256,262,264,266:XO
Rゲート 170,270:パリティチェッカ 180,280:バッファ
52,254,256,262,264,266:XO
Rゲート 170,270:パリティチェッカ 180,280:バッファ
フロントページの続き (72)発明者 ヘルムート・コーラー ドイツ連邦共和国7256、メンスハイム、ベ ルクシュトラーセ 4番地 (72)発明者 ペーター・マンヘルツ ドイツ連邦共和国7036、シェナイハ、マグ デブルガー・ヴェーク 1プルス (72)発明者 ノルベルト・シュマッハァ ドイツ連邦共和国7531、ノイハウゼン、バ ウムシュトラーセ 10番地 (72)発明者 ゲルハルト・ツィレス ドイツ連邦共和国7047、イェッティンゲ ン、シュールシュトラーセ 17/1番地
Claims (9)
- 【請求項1】 メモリアレイ(110)のアドレスと中
味とをチェックする装置において、 少なくとも1つの書込みアドレスカウンタ(120)
と、 前記書込みアドレスカウンタ(120)と並列に動作す
る少なくとも1つの読出しアドレスカウンタ(130)
と、 データを前記メモリアレイ(110)に読み取るための
ラッチ装置140と、前記読出しアドレスカウンタ(1
30)のビットと前記メモリアレイ(110)に読み取
られたデータワードのビットとの排他的理論和をとる第
1のゲート(152,154,156)と、 前記書込みアドレスカウンタ(120)のビットを、前
記データワードが前記メモリアレイ(110)から読み
出されるにつれて前記データワードのビットとの排他的
理論和をとる第2のゲート(162,164,166)
と、 前記第2のゲート(162,164,166)の後に位
置し、前記データワードのパリティをチェックするパリ
ティチェッカ(170)とを備えるメモリアレイのアド
レスと中味とをチェックする装置。 - 【請求項2】 3つの第1のゲート(152,154,
156)と、 3つの第2のゲート(162,164,166)とがあ
り、 前記読出しアドレスカウンタおよび前記書込みアドレス
カウンタとが3ビットで動作する請求項1に記載のメモ
リアレイのアドレスと中味とをチェックする装置。 - 【請求項3】 前記第1のゲート(152,154,1
56)と前記第2のゲート(162,164,166)
とが、アドレスのビットと、前記アレイに記憶されたデ
ータワードの異なるパリティビット(4,5,6)との
排他的論理和をとる請求項1または2に記載のメモリア
レイのアドレスと中味をチェックする装置。 - 【請求項4】 一方がシステム速度で動作し、他方がチ
ャンネル速度で動作する2つの書込みアドレスカウンタ
(220,320)と、 データを前記メモリアレイ(210)に書き込むために
前記書込みアドレスカウンタ(220,320)のいず
れを使用するか選択する第1のマルチプレクサ(32
5)と、 一方がシステム速度で動作し、他方がチャンネル速度で
動作する2つの読出しアドレスカウンタ(230,33
0)と、 前記メモリアレイ(210)からデータを読出すために
前記読出しアドレスカウンタ(230,330)のいず
れを用いるか選択する第2のマルチプレクサ(335)
とをさらに備える請求項1から3までのいずれか一項に
記載のメモリアレイのアドレスと中味とをチェックする
装置。 - 【請求項5】 前記書込みアドレスカウンタ(220,
320)と前記メモリアレイ(210)との間に位置す
るバッファ(280)をさらに備える請求項1から4ま
でのいずれか一項に記載のメモリアレイのアドレスと中
味とをチェックする装置。 - 【請求項6】 メモリアレイ(210)のアドレスと中
味とをチェックする方法において、 データワードのビットと、前記メモリアレイ(210)
へのデータの読取り時の第1のアドレスカウンタ(13
0)のビットとの排他的論理和をとり、 前記データワードの同じビットと、前記メモリアレイ
(210)からのデータの読み出し時の第2のアドレス
カウンタ(120)の同じビットとの排他的論理和をと
り、 前記データワードのパリティが、読み出しされた後正し
いか否かチェックすることを特徴とするメモリアレイの
アドレスと中味をチェックする方法。 - 【請求項7】 前記データワードの前記ビットが、デー
タワードの3つのパリティビット(4,5,6)である
ことを特徴とする請求項6に記載のメモリアレイのアド
レスと中味とをチェックする方法。 - 【請求項8】 前記第1のアドレスカウンタ(130)
が読出しアドレスカウンタとしても使用されることを特
徴とする請求項6または7に記載のメモリアレイのアド
レスと中味とをチェックする方法。 - 【請求項9】 前記第2のアドレスカウンタ(120)
が書込みアドレスカウンタとしても使用されることを特
徴とする請求項6から8までのいずれか一項に記載のメ
モリアレイのアドレスと中味とをチェックする方法。
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