JPH03501305A - バスデータの伝送検証システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 バスデータの伝送検証システム １−一景 本発明は、送信部からバスにデータを送出する間に、また、バスから受信部にデ ータを受信する間に、データのパリティエラーをリアルタイムにチェックするた めのシステムに関する。

更に詳しくは、本発明は、高速記憶装置エレメントと読出し／書き込みバス間に シリーズに置かれ、その記憶装置エレメントへの（からの）データ転送のエラー を検出するための新規な障害検出回路に関する。この障害検出回路は、その素子 がハードワイヤ化、即ちその読出し／書き込みバスに接続されていようとも、障 害を起こした１つの素子を示し、あるいは、一連の若しくは１ブロツクの障害を 起こした素子を示す。

現代の高速のメインフレームコンピュータは、高速のキャッシュメモリから情報 をアクセスするときは、パリティチェック回路及びチェックシステムを採用して いる。かかるシステムは米国特許４，１６８，５４１に説明されている。

個別の読出し／書き込みバスを採用している高速のメインフレームコンピュータ のための主記憶装置は、また、その読出し／書き込みバスに転送されるデータの パリティをチェックするようになっている。例え、そのメインの記憶装置エレメ ントが読出し／書き込みバスにハードワイヤ化、即ち接続されているときは、問 題のデータを発生した素子（カード若しくはボード）を同定することは可能であ る。しかし、先行技術に係るパリティチェック回路はボード若しくはカードに設 けられ、回路により発生された障害を同定することはない。

現代の高速コンピュータは、半導体デバイスが高密度に集積されたカード若しく はボード上に記憶素子を設けている。かかる記憶素子は、ワードを数バイトに分 解し、その数バイトが一枚のボードに関連付けられている。先行技術に係るパリ ティチェック回路は、もしエラーチェック回路が障害していなければ、エラーを 発生したカード若しくはプラグイン化された記憶エレメントを示すように適合さ れているものの、エラーチェック回路自身がエラー信号を発生したのか、あるい はそのボード若しくはカードのナノ秒オーダで動作するロジック回路がエラーを 発生したのかを示す手段はもたない。

高速のメインフレームコンピュータは３０ナノ秒に迫らんとするクロックサイク ルでもって動作している。そのクロックサイクルは更に小さく分割されるので、 高速クロックの１つのクロックフェーズの間には、はんの僅かの論理判断しかな すことはできない。例えば、高速論理エレメントのスイッチング時間は今や１ナ ノ秒に迫らんとし、クロックフェーズ時間は１０ナノ秒以下程度である。そのよ うな下では、その１クロツクフエーズサイクルの間に極めて僅かの複雑な論理判 断しかなし得ない。更に、バス路や通信路における遅延は、１クロツクサイクル のどんなりロックフェーズ時間の大部分を占めている。

現在、データの伝送や受信を遅らせることもなく、バスへの（バスからの）デー タの実際の転送時間内に動作可能な高速パリティチェックに対する要求がある。

日の身重な　１の　・の 新規なデータ伝送検証システムを提供することが本発明の主な目的である。

新規な障害指示回路を提供することが本発明の他の主な目的である。

データバスへ（から）データワードが転送されているときに、そのデータワード の全バイトについてパリティチェックするための障害指示回路を提供することが 本発明の更に他の主な目的である。

パリティエラーを発生したのは、ボード若しくはカードなのか、あるいは、その ボード若しくはカードに関連した回路であるのかを同定する障害指示回路を提供 することが本発明の更に他の主な目的である。

障害を起こしているのは、送信部なのか、あるいは、受信部なのか、あるいは、 それらの関連した回路であるのかを同定する障害指示回路を提供することが本発 明の更に他の主な目的である。

主記憶装置へ（から）のデータ転送を遅延させないでリアルタイムに動作する新 規な障害指示回路を提供することが本発明の更に他の主な目的である。

１ワードバイトのパリティチェックを実行し、更に、障害を示している回路が実 際にエラーを発生しているのかを決定するようにチェックする新規な障害指示回 路を提供することが本発明の更に他の主な目的である。

図ｎ社註朋 第１図は、高速メインフレームコンピュータの主記憶装置のブロック図であって 、この新規な障害指示回路の動作環境を示す図、 第２図は、読出しバスと書き込みバス間で接続された記憶エレメント若しくはカ ードの簡略化したブロック図であって、この新規な障害指示回路の位置を示す図 、第３図は、１つの障害指示回路における１０個のロジック回路の１つの簡略化 したブロック図、 第４図は、第３図のＡＮＤゲートのデータバスにおける１つの単一ビットのＡＮ Ｄゲート回路の詳細なブロック図、第５図は、排他論理和（ＯＲ）トリー形式に なされた好適な実施例に係るピットパリティ比較回路の詳細なブロック図、第６ 図は、障害指示回路における障害を示すラッチの情報がどのように用いられるか を示す真理値表の図、第７図は、１つの障害指示回路内の２つのロジック回路の うちの１つの詳細なブロック回路図である。

圧週ｌ叉施皿Ω説用 第１図は、メインフレームコンピュータの主記憶装置複合体である主記憶ユニッ ト１０のブロック図である。主記憶ユニッ）−１０は、典型的には、大型メイン フレームコンピュータにおいて二重化された形態の１６メガワードの主記憶ユニ ットである。この主記憶ユニット１ｏは、７枚のプラグ化された取り外し可能な カード型回路ボード若しくはカードからなり、これらはメイン書き込みバス１１ と読出しバス１２とに接続されてぃる。最も左の３枚のカード／ボード１３，１ ４．１５は入力／出力インターフェースカードであり、主プロセツサ及び周辺装 置と通信する。この目的のために、ボートカード１３からのライン１６，１７． １８は、夫々、インストラクションプロセッサＯ（＝ＩＰＯ）　、インストラク ションプロセッサ１（＝ＩＰ１）、入力／出力プロセッサ（＝　Ｉ　ＯＰ）の１ つに接続している。同様に、ライン１９．２１はインストラクションプロセッサ ＩＰからやって来る。ボートカード１３への他の入力／出力プロセッサ（ＩＯＰ ）ラインは不図示となっている。同様に、ボートカード１４からのライン１６Ｂ 、１７Ｂ、１８Ｂは異なるＩＰやＩＯＰに接続されている。ボートカード１５か らのライン１６Ｃ，１７Ｃ，１８Ｃは更に異な６ＩＰやＩＯＰに接続される。か くして、このために、ボートカード１３，１４．１５からのラインは８つまでの インストラクションプロセッサ（Ｉ　Ｐ）に接続可能である。ボートカード１４ ．１５に夫々接続された入力ライン１９Ｂ、１９Ｃと２１Ｂ、２１Ｃとは、３つ のボートカード１３，１４．１５に接続可能な８つまでの入力ラインの代表とし て示している。ボートカード１３，１４゜１５は、書き込みバス１１に接続され た出力ライン２３，２４．２５を有するものとして示されている。それらとシリ ーズに接続されているのは、新規な障害指示回路（ＦＩＣ）２２である。同様に 、読出しバス１２からボートカード１３，１４゜１５への入力ライン２６，２７ ．２８は、同じ新規な障害指示回路（ＦＩＣ３２２とシリーズに接続されている 。この点については以下詳細に説明されるであろう。

中央／バイブラインコントローラ２９　（＝ＣＯ）は７枚のカードのうちの１つ を占め、コントロールラインを介して他の６枚のカード若しくはボードに接続さ れ、シーケンス制御やコントロール機能を実行する。サポートコントロールカー ド（＝ＢＯ）３１は、基本的には、タイミング機能と保守機能を提供する利用／ 補助コントロールカードである。また、サポートコントロールカード３１はエラ ー状態機能とロジックサポート機能を含み、ライン３２．３３を介してこれとシ リーズに接続された前述の障害指示回路２２を有するバス１１．１２に接続され ている。

記憶カード３４．３５は好ましくは２メガワードの記憶ユニットを４バンク、全 部で各々８メガワードの記憶ユニットを有するダイナミックＲＡＭメモリカード からなる。そのワードの各々は（不図示）のアドレスバスな介して中央コントロ ーラ２９によりアドレスされる。記憶カード３４は、書き込みバス１１に接続さ れた入力ライン３６と、読出しバス１２に接続された出力ライン３７とを設けら れている。これらとシリーズに障害指示回路２２が接続されている。同様に、記 憶カード３５もまたシリーズ接続された障害指示回路２２を設けられた入力ライ ン３８と出力ライン３９とが設けられている。

書き込みバス１１上のデータワードは、そのワードの各バイトについてパリティ チェックビットを有する。このパリティチェックビットにより、障害指示回路２ ２が、書き込みバス１１に伝送される情報について、バイトレベルでのエラーを 決定することが可能になる。データフードとパリティビットとは、８つのチェッ クビットと共にメモリに記憶される。記憶カード３４．３５から読出しバス１２ に供給された情報は、その読出しバス１２に伝送されるワードの各々のバイトに 対してパリティビットを生成する。バイトパリティの適切な再生成は、生成され たバイトパリティを、記憶カード３４．３５に各々のワードと共に記憶されたデ ータバイトに対して比較することにより確かめられる。ライン２６，２７．２８ を介してボートカード１３．１４．１５に入る全てのデータワードは、各々のワ ードの各々のバイトに関してパリティチェックビットを有する。か（して、各ワ ードの各バイトがチェックされ、ボートカードを離れ、成るいはボートカードに 入る時に、バスに入りバスから出る全ての情報に二重のチェックが提供される。

第２図は記憶カード３４の簡略化したブロック図である。カード３４は、障害指 示回路２２を介して書き込みバス１１と読出しバス１２に接続されている。この 指示回路２２は一組のバスインターフェースゲートアレイ（ＢＩＧＡ）を具備す る。書き込みバス１１上のデータワードは、第１のゲートアレー４１に対してラ イン３６Ａ上に送出される偶数のワードと言うことができる。ライン３６Ｂ上の 奇数ワードはチェック処理のために第２のゲートアレー４１に送出される。ライ ン３６Ｃ上の処理済みの偶数と奇数ワード出力は、バンクＯ−３と称されるバン ク４２のいずれか１つに記憶される。バンク０−３（各々は２メガワードな記憶 できる）に記憶された奇数と偶数のワードは出力としてライン３７Ｃ上に現われ る。メモリ４２からのワードは、障害指示回路２２を具備する第１と第２のゲー トアレーにより処理されるために、再び奇数と偶数のデータワードに分解される 。第１．第２のゲートアレー４１からのライン３７Ａ。

３７Ｂ上の偶数、奇数ワードは読出しバス１２に送られ、第１図の３つのボート カード１３，１４．１５の１つに送られる。

第３図は、ゲートアレー４１を構成する５つのロジック回路の１つを、換言すれ ば、障害指示回路２２を構成する１０個のロジック回路の１つを表わす簡略ブロ ック図である。ライン４３のデータは５バイトからなる１ワードの１バイトを有 する。

ライン４３の各データバイトに伴なって、ライン４４のチェックビットのパリテ ィがある。入力データが記憶カード３４，３５の１つから発生されているときは 、そのデータは読出しデータバス１２（Ｒ／Ｗバス１２．１１と示した）に送ら れる。ライン４３のデータは最初に９ビツトレジスタ４５に送られる。

このようなレジスタが１０個、１つの障害指示回路２２に必要となる。レジスタ ４５からライン４６上の並列データ出力は、９つのＡＮＤゲート４７のバンクに 送られて、送出ラッチ５１からのエネーブルライン４９の信号によりエネーブル とされた時に、ライン４８に並列出力を生成する。送出ラッチ５１は中央バイブ ラインコントローラ２９からの送出信号をラッチする。入力ライン４３のデータ の各バイトについて各々ｌツのラッチ５１が必要となる。入力ライン４３に送ら れたデータは、ライン４８を介して読出しバス１２にも同時に送出され、また、 パリティチェック回路（＝ＰＣ）５２に対しても並列フォーマットで同時に送ら れる。ライン４４のパリティチェックビットはパリティラッチ（Ｌ）５３に送ら れ、そして、ライン５５を介してＡＮＤゲート５４に送出される。ライン５０の ＡＮＤゲート５４の出力はパリティチェック回路５２への１０番目のビット入力 として送られると共に、同時に読出しバス１２にも送られる。パリティチェック 回路５２のライン５６上の出力は障害指示ラッチ５７（＝ＦＩラッチ）に保持さ れる。各々の奇数ワード及び各々の偶数ワードについて、このような障害指示ラ ッチ５７のようなものが５つ必要となる。これらのラッチにセットされた情報は カード障害検知ロジック（不図示）に送出される。それは、各々のデータワード 且つ各々のゲートアレーについて、第３図のようなロジック回路を５つ必要とす る。

ゲートアレー４１は全部で５０ビツトのデータワードを取り扱うことができる。

そのゲートアレーにより発生された情報は５つの障害指示ラッチ５７に保持され る。第１．第２図の障害指示回路２２は２つのゲートアレーを必要とし、かくし て、１０個のロジック回路と１０個の第３図に示したような障害指示ラッチを必 要とする。ライン４３．４４に現われる５０ビツトのデータワード４は、レジス タ４５における１つ分のロジックのスイッチング時間遅延とゲート４７における １遅延パルス分のエネーブル時間を付されて、並列形式で読出しバス１２上に送 出される。ライン４８上の情報が読出しバス１２に送られていくにつれて、それ は、パリティチェック回路５２にも並列にいかなる遅れもな（送られる。かくし て、パリティチェック回路及び障害指示回路２２は、記憶カード３４．３５へ（ から）のデータにいかなる重大な遅延も発生させずにリアルタイムで動作するこ とが可能となる。

第４図は、１つのＡＮＤゲート４７と第２図のゲートアレーに関連したロジック をより詳細に説明したブロック図である。

ライン４６のデータとライン４９のエネーブルパルスとが９っのＡＮＤゲート４ ７の１つに入力されて、ライン４８Ａ上に出力を発生する。ライン４８Ａ上の出 力は外部用ドライバ５９と内部用ドライバ６１に入力されて、読出しバス１２に 出力されるところの前述の９つの８力をライン４８上に出すと共に、パリティチ ェック回路５２への入力を発生する。尚、ドライバ５９．５９Ａ及び６１．６１ Ａは別個のドライバトランジスタにより実現されていてもよい。読出しバス１２ に送出されつつあるライン４３と４６上のデータの遅延時間は約１ナノ秒にまで 縮小されることができ、パリティチェック回路５２はこの実際の伝送時間の間に 動作することができる。ライン４８Ａ上の信号は、ドライバ５９に入力される前 に、ドライバ６１を通じてパリティチェック回路５２に接続されている点に注目 すべきである。新規なパリティチェック回路はカードとバス間の１つの外部用ド ライバ５９を除いた回路の全ての部分における動作をチェックする。

第５図は、好適な実施例に係るパリティチェック回路５２のより詳細なブロック 図である。ラインＯ〜８は第３図、第４図に示されたデータ入力ライン４８であ る。パリティ入力ライン５５が第３図に示されている。ラインＯから９のデータ ビットに対するパリティビットが高速ＥＣＬの排他論理和（ＸＯＲ）ゲート６２ に入力され、ライン５６上に障害の指示若しくは障害無し指示信号（これらは障 害指示ラッチ５７に送られる）を生成する。高速ロジックゲート６２を採用する ことにより、ライン５６の論理出力はデータ入力の約６７５ピコ秒後に生成され 、その結果、パリティチェック回路はライン４８上の情報が読出しバス１２に送 られる間のリアルタイムで動作することができる。第１図に示した１２個の障害 指示回路２２は６枚のカードと２つのデータバス間の入力及び出力ラインでシリ ーズに置かれ、主記憶装置１０の動作に影響することな（リアルタイムに動作す る。

さて、第６図に示された簡略化した真理値表に従って説明する。２つのカラムの ヘディングは送信部と受信部における奇数ワードのゲートアレー４１の偶数ワー ドが、それらの５つの障害指示ラッチ５７のいずれか１つに、エラーのタイプと エラーの場所を切り分は可能にせしめるエラー状態を示すようにラッチされるこ とを示している。例えば、状態Ｃ１が発生したときは、ゲートアレー４１の１つ がその５つのラッチの１つに、送信部で障害があることを示し、バスに渡された 情報は受信部の１つに受けられたことを示すようにラッチされる。バスから受信 部に送出されている同じ偶数若しくは奇数ワードは、そのゲートアレーの５つの ラッチの１つに、障害状態をラッチする。

表内の障害サマリは送出されたデータがおかしいことを示している。状態Ｃ２が 発生したときは、バスに伝送されているデータには何の障害もなく、バスから受 信部に送られているデータに障害があることを示している。その障害サマリは、 バス若しくは受信部が障害であることを示している。状態Ｃ３が発生したという ことは、送信部からバスにデータが送られているときに障害指示があり、バスか ら受信部にデータが送られているときには障害指示はなかったことを意味する。

その障害サマリは、送られたデータは恐らく複合ビットエラーを起こしているこ とを示している。第６図の真理値表に表わされた障害サマリのデータは、エラー が起こったカード若しくはボードを識別するのに十分である。何故なら、いかな るクロックサイクルでも、唯一の送信部と受信部とが２つのバスと同時に動作す るだけであるからである。どのカード若しくはボードが故障しているかを決定で きるだけではな（、送信部とバス間で、受信部とバス間の障害指示回路２１内に 障害が存在しているか否かを決定することが可能である。送信部からバスへの接 続はハード接続ではあるけれども、バス結合は前述の外部用ドライバ５９を介し て切り分けられ、その結果、ゲートアレーの各々についてのロジック回路は、外 部用ドライバ５９が回路内に存在しないと仮定して、各々チェックされる。更に 、各々のワードの各々のバイトについての故障指示ラッチ５７に格納された情報 は、障害指示が起こったときにロック保持され、その結果、保守コントローラが ラッチ５７の情報を読出してボード若しくはカードのどの部分がエラーを起こし ているかを決定することができる。

さて、第７図は、障害指示回路のゲートアレー４１のより詳細な回路ブロック図 である０図示の便宜だけの理由により、５つのモジュールの２つ、即ち２バイト 分が図示されており、且つ障害指示ラッチ５７の５つ全てが１つのデータワード に対して示されている。１つのデータワードの最初のバイトからのデータはライ ン４３Ａに現われ、上述の９ビツトレジスタ４５に送られる。同様に、そのデー タワードの２番目のバイトライン４３Ｂとその９ビツトレジスタ４５に送られる 。同様に、当該データワードの最初と２番目のバイトに対するライン４４Ａと４ ４Ｂ上のパリティビットはそれらのラッチ５３に送られるようになっている。レ ジスタ４５からのライン４６上のデータ出力はＡＮＤゲート４７のバンクに送ら れて、出カライン４８上に、読出しバスまたは書き込みバスのいずれかに送られ るデータワードを形成する。同様に、レジスタ５３とライン５５上のパリティデ ータはＡＮＤゲート５４によりゲートされて、前述したようなパリティデータビ ットをライン５０上に生成する。

ライン４８と５０上のデータビットとパリティビットはパリティチェック回路５ ２に送られる。パリティチェック回路５２からのライン５６上の出力は５つの障 害指示ラッチ（５７Ａ〜５７Ｅ）の１つへ送られる。ライン５６Ａ〜５６Ｅ上の 障害指示ラッチ５７への入力はライン５８上に出力として現われ、ＯＲゲート６ ４に送られて、ライン６５上に障害指示信号出力を生成する。ライン６５上の障 害指示信号は、クロックサイクルのフェーズ２（＝φ２）の間に障害指示保持ラ ッチ６６に送られ、そして、ラッチ５７Ａ〜５７Ｅのエネーブル（＝Ｅ）入力に 送られて、ライン６７上の保持若しくはエネーブル信号となる。ライン６７上の 信号は障害若しくはエラーがラッチの１つに発生したことを意味し、カードのエ ラーを示している。

ここまでに説明してきたように、中央処理装置の保守コントローラはそれでラッ チ５７Ａ〜５７Ｅをスキャンすることができ、データワードのどのバイトがライ ン６７上にエラー信号を発生したかを決定する。かくして、ラッチ５７Ａ〜５７ Ｅがスキャンされるときに、もしこれらのラッチの１つに単一ビットエラーが起 こったならば、エラーが起こったバイトが指示される。異なる２つのバイトに２ つのエラーが起こったときは、エラー検出／検証回路ライン６７上にエラーを示 し、そして、両方のエラーは、保守コントローラがラッチ５７Ａ〜５７Ｅをスキ ャンしたときに検出される。

本発明の好適な実施例を説明してきたが、複数のカード若しくはボードが読出し バス１２．書き込みバス１１に接続されていること、そして、エラーが起きたと きはボードのみならず、そのボード若しくはカード内のエラーに関連したラッチ をも検出することができることが理解されるであろう。たとえ、個々のカードが プラグイン化され、あるいはバスに接続された八−ドワイヤ化されたボードであ ろうとも、各々のカード及びその関連回路を、他のカード及びその関連回路から 切り分けることが可能である。送信部若しくは受信部で発生した単一とットエラ ーは、エラーを起こしているカードの部分を切り離す必要もなしに修正すること が可能となる。保守コントローラは発生した全てのエラーの履歴を保持する。こ れらのエラーには、その原因が続（保守作業中に修正されるような訂正可能な単 一とットエラーも含まれる。本発明とインターフェース可能なかかる保守コント ローラは良く知られ、スベリコーポレーションのモデル１１００／８０．１１０ ０／９０の大型メインフレームコンピュータに用いられてきている。

−Ｇ（７ 国際調査報告 ＰＣＴ／ＩＪＳ　８９１０３９１４ 国際調査報告

Claims (6)

【特許請求の範囲】
1. １． 読出しデータバスと； 書き込みデータバスと； 各々が前記データバス間で接続された複数の送信及び受信エレメントと； 前記データバス間で前記エレメントを接続するための入力通信パス手段と出力通 信パス手段と； 前記送信及び受信エレメントと前記パス間で、前記入力通信パス手段，出力通信 パス手段内で直列に接続された障害指示回路手段であって、その各々は１つのデ ータワードの複数のデータバイトのパリティチェックを行なうロジツクゲート手 段を具備したその障害指示手段と； 並列に接続された複数のピツトレジスタを有し、その各々のビツトレジスタはそ れに接続されたデータバイト入力とパリティ入力とを有する前記ロジツクゲート 手段と；前記ビツトレジスタの各々の出力に接続され、バイトエラーを意味する エラー信号を発生するためのパリティチェック回路と； 前記データワードにおけるデータバイトエラーを意味する信号を格納するために 、前記パリティチェック回路の出力に接続された前記障害指示手段とを； 具備したバスデータ伝送検証システム。
2. ２． 前記ロジツクゲート手段は前記ビツトレジスタとパリティチェック回路間で接続 されたＡＮＤゲート手段を更に含む事を特徴とする請求項の第１項に記載のバス データ伝送検証システム。
3. ３． 前記ＡＮＤゲート手段は中央パイプラインコントローラに接続されたエネーブル 入力を設けられた事を特徴とする請求項の第２項に記載のバスデータ伝送検証シ ステム。
4. ４． その出力が前記読出しパスと書き込みバスに接続されたところの外部用アイソレ ーションドライバに対して、前記ＡＮＤゲート手段の出力が接続された事を特徴 とする請求項の第３項に記載のバスデータ伝送検証システム。
5. ５． その出力が前記パリティチェック回路に接続されたところの内部用アイソレーシ ョンドライバに対して、前記ＡＮＤゲート手段の出力が接続された事を特徴とす る請求項の第３項に記載のバスデータ伝送検証システム。
6. ６． 前記障害指示手段に接続され、前記パリティチェック回路により検出されたエラ ーエレメント及びエラータイプを決定するための中央パイプラインコントローラ を更に含む事を特徴とする請求項の第１項に記載のバスデータ伝送検証システム 。