JP3586609B2 - 複数のスロットを持つボードの検査方式 - Google Patents
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Description
【発明の属する技術分野】
本発明はアドレス及びデータ信号を1対Nで複数のカードスロットに配信したボードのコントロール回路と複数スロット間の信号ライン(リピートゲートとその入出力配線)の電気的チェックに関し、特にメモリモジュール用スロットや汎用バスの拡張スロットを持つボード、ライザカードの検査方式に関する。
【0002】
【従来の技術】
図5(A)に、SIMM(Single In−line Memory Module)スロットを複数備えたボードの電気検査で、従来行っているコントロール回路とSIMM間の信号及びパターンをチェックする方式を示す。
【0003】
アドレス信号をデータ信号として折り返す様にした疑似SIMMカード9を、SIMMスロットに実装しテスタ8よりコントロール回路3内のアドレスレジスタにテストデータパターンを設定し、データラインを通じ同一のデータパターンがコントロール回路3を通じ受信されることで信号やパターンをチェックする。
【0004】
しかしアドレス信号、データ信号がコントロール回路3からSIMMスロットに対し1対Nで配信されており、N個のスロットに全て疑似SIMMカード10を実装して検査すると、不良未検出となったり不良箇所の特定が出来なかったりする。例えば、スロット#0へのアドレス或いはデータパターンのあるビットのラインが開放(オープン)不良であっても、他スロットから正常データが返却されるのでこの不良は未検出となる。
【0005】
又、図5(B)の様に、コントロール回路3からのアドレス信号分配をスロット#0、#1には第1のバッファゲート出力を、スロット#6、#7には第4のバッファゲート出力を分配していて、スロット#6へのアドレスパターンの隣接するビットラインが半田ブリッジ等で短絡する不良がある場合、スロット#0〜スロット#7への信号、パターンチェックの最初で不良検出はされるが、どのスロットへの信号、パターンの不良か不明となる。
【0006】
この為1枚の疑似SIMMカードをN回差し替えながら検査する必要がある。
【0007】
【発明が解決しようとする課題】
従って、上記従来のボード検査方式では、検査員の手間がかかり、また検査時間も長くなるという欠点があった。この欠点は、疑似SIMMカードで、折り返し回路をスロットの選択信号で駆動する回路を設け、検査開始前に全てのスロットに疑似SIMMカードを実装し順次スロットを選択して検査することで改善される。
【0008】
しかし、スロット選択信号に不良がある場合、検査結果だけでは、アドレス、データ、スロット選択のいずれの不良か自動判定出来ず不良解析に時間がかかる。
そこでアドレス、データ信号ラインを検査する前に、スロット選択信号の不良検出も行う様にすれば不良解析をより効率的に行いうる。
【0009】
尚、メモリモジュール用スロットを持つボードの試験に関し、試験用のカードにJTAG(Joint Test Action Group)試験バッファを設け、該バッファへのシフトパスによるスキャンイン、アウトによりスロットへのパターンチェックを行う試験が、特表平11−500831公報に開示されている。
【0010】
この公報の技術では、上記欠点や課題は解消されると考えられる。しかしこの技術では、テスタから試験用カードのJTAG試験バッファへのスキャンイン、アウト機能を追加する必要がある。従って従来のテスタのハードウェアをそのまま流用出来ない。又、試験対象ボードのコントロール回路にもJTAG対応機能が必須であり、複数のスロットをもつボードの全てに対応出来ると言えない。
【0011】
【課題を解決するための手段】
本発明の第1のボード検査方式は、アドレス信号の1式とデータ信号の1式のそれぞれがN(N:2、3、・・)個のスロットに1対Nで配信され、対応するスロット選択信号が前記N個のスロットの個々に配信されたボードの検査方式に於いて、一つのスロットに配信された前記アドレス信号1式を前記データ信号1式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号で前記折り返す回路の出力を駆動状態にする回路とを有す疑似モジュール1を備え、これを前記N個のスロットに同時に実装し、前記スロット選択信号を順次アクティブにしながら前記N個のスロットへの信号をチェックすることを特徴とする。
【0012】
本発明の第2のボード検査方式は、アドレス信号の1式とデータ信号の1式のそれぞれがN(N:2、3、・・)個のスロットに1対Nで配信されたボードの検査方式に於いて、前記N個のスロットの一つを順次選択するスロット選択回路を予め前記ボードに備え、前記の一つのスロットに配信されたアドレス信号1式をデータ信号1式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号で前記折り返す回路の出力を駆動状態にする回路とを有す疑似モジュール1を備え、これを前記N個のスロットに同時に実装し、前記スロット選択信号を順次アクティブにしながら、前記N個のスロットへの信号をチェックすることを特徴とする。
【0013】
本発明の第3のボード検査方式は、前記N個のスロットに実装された疑似モジュール1のそれぞれより、前記スロット選択信号を受信しこれらの二つ以上のスロット選択信号が同時にアクティブであればエラーとして検出し、ボードのテスターに通知する疑似モジュール2を備えたことを特徴とする。
【0014】
本発明の第4のボード検査方式は、アドレス信号の1式とデータ信号の1式のそれぞれがN(N:2、3、・・)個のスロットに1対Nで配信され、対応するスロット選択信号が前記N個のスロットの個々に配信されたボードの検査方式に於いて、一つのスロットに配信された前記アドレス信号1式を前記データ信号1式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号を疑似モジュール2Aに送出し、疑似モジュール2Aより対応する検査対象スロット判定信号、前記スロット選択信号の二つ以上が同時にアクティブでないことのチェック結果信号、N個のスロット選択信号を受信し、前記検査対象スロット判定信号がアクティブの場合に、前記折り返す回路の出力を、前記チェック結果が正常であれば全面駆動し、エラーであれば前記N個のスロット選択信号の値に応じたパターンで部分駆動する回路とを有す疑似モジュール1Aと、疑似モジュール1Aのそれぞれよりスロット選択信号を受信し、これらの二つ以上のスロット選択信号が同時にアクティブでないことをチェックをし、正常時はスロット選択信号で選択されているスロットを、エラー時は特定のスロットを指定し前記検査対象スロット判定信号とし対応する前記疑似モジュール1Aに送出すると共に、少なくとも前記特定スロットの疑似モジュール1AにN個のスロット選択信号を送出する疑似モジュール2Aとを備えたことを特徴とする。
【0015】
本発明の第5のボード検査方式は、アドレス信号の1式とデータ信号の1式のそれぞれがN(N:2、3、・・)個のスロットに1対Nで配信されたボードの検査方式に於いて、前記N個のスロットの一つを順次選択するスロット選択回路を予め前記ボードに備え、一つのスロットに配信されたアドレス信号1式を前記データ信号1式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号を疑似モジュール2Aに送出し、疑似モジュール2Aより対応する検査対象スロット判定信号、前記スロット選択信号の二つ以上が同時にアクティブでないことのチェック結果信号、N個のスロット選択信号を受信し、前記検査対象スロット判定信号がアクティブの場合に、前記折り返す回路の出力を、前記チェック結果が正常であれば全面駆動し、エラーであれば前記N個のスロット選択信号の値に応じたパターンで部分駆動する回路とを有す疑似モジュール1Aと、疑似モジュール1Aのそれぞれよりスロット選択信号を受信し、これらに対し前記チェックをし、正常時はスロット選択信号で選択されているスロットを、エラー時は特定のスロットを指定し前記検査対象スロット判定信号とし、これの各ビットを対応するスロットの疑似モジュール1Aに送出すると共に、少なくとも前記特定スロットの疑似モジュール1AにN個のスロット選択信号を送出する疑似モジュール2Aとを備えたことを特徴とするボード検査方式。
【0016】
本発明の第6のボード検査方式は、前記第1、2、4、又は5のボード検査方式において、前記ボード上の複数のスロットが、メモリモジュール用スロットであることを特徴とする。
【0017】
本発明の第7のボード検査方式は、前記第3のボード検査方式において、前記ボード上の複数のスロットが、メモリモジュール用スロットであることを特徴とする。
【0018】
【発明の実施の形態】
次に、本発明の第1実施形態について図面を参照して詳細に説明する。図1は本実施形態のボード検査方式の全体構成を示すブロック図である。検査対象ボード7は、SIMM或いはDIMM(Dual In−line Memory−Module)用のスロット#0、・・スロット#N−1を備えている。又これらにアクセスする為の本来機能としてコントロール回路3を持ち、この回路からアドレス信号(20ビット)、データ信号(80ビット)がスロット#0〜#N−1に1対Nで配信され、#CS0〜#CSN−1の各スロット選択信号が1対1配信されている(ここで#CSの#は「0」アクティブを示す)。
【0019】
コントロール回路3は、アドレスレジスタ35、読出データレジスタ36、制御信号レジスタ32、制御論理33、デコーダ34を有している。アドレスレジスタ35の上位数ビットはデコーダ34にてデーコードされ、デコード出力が制御信号レジスタ32の対応するビット群の値に応じ制御論理33の出力により活性化される。
【0020】
検査対象ボード7のボード検査時には、このボード7と本来の上位装置との接続用コネクタ6を利用しテスタ8を接続する。又、スロット#0〜#N−1にはN枚の疑似モジュール1を実装する。
【0021】
疑似モジュール1は検査用のモジュールカードで、バッファ11とドライバ14、・・17で20ビットのアドレス信号を4回リピートし80ビットのデータラインに返す。ドライバ14、・・17は3ステート出力ドライバであり、イネーブル入力にはインバータ12からのCS0信号が接続され、この信号がアクティブであればドライバ14、・・17の出力を駆動し、インアクティブであればハイインピーダンス(Hi−Z)状態にする。
【0022】
疑似モジュール2はN枚の疑似モジュール1より#CS0、・・#CSN−1を受け、これらを1/Nチェック回路22にてチェックし、#CS0〜#CSN−1の任意の二つ以上がアクティブであればエラーとしてテスタ8に通知する。
【0023】
次に本実施形態の動作についてN=8と仮定し説明する。先ずテスタ8よりアドレスレジスタ35の上位3ビットに「000」を、下位部分にテストパターンデータを設定する。制御信号レジスタ32にデコーダ出力を有効化する値を設定後、このレジスタ32のビットで書込データドライバ39をHi−Zにするビット、読出データレジスタ36のストローブ指示に対応するビットを順次設定しその後読出データレジスタ36の値をテスタ8に読み取る。
【0024】
読取り値が、前記テストパターンデータがリピートされた値であるか確認する。第2、3のテストデータパターンでスロット#0へのパターンを同様に検査する。
【0025】
次にテスタ8よりアドレスレジスタ35の上位3ビットに「001」を、下位部分にテストパターンデータを設定し以後前記と同様にスロット#1への分配信号やパターンを検査する。この様にしてスロット#N−1迄の分配信号やパターンを検査する。ここで、テスタ8から制御信号レジスタ32にデコーダ出力を有効化する値を設定した際に、疑似モジュール2からの1/Nエラー信号をチェックし、エラーを示していれば対象スロットのスロット選択信号ラインに関する不良(該ラインのオープンないし他信号との短絡不良)と見なし、次のスロットへの信号やパターンのチェックに進む。
【0026】
そして最後にこのボードのスロットへの配信ゲートや配線以外の検査不良と纏めてこれら不良の目視確認、修理がなされ再検査される。
【0027】
図1においてコントロール回路3から各スロットへのアドレス信号はパターンでのみ配信されているが、途中にリピート用のバッファを含む場合も前記と同様に検査できる。
【0028】
尚、本実施形態の他の実施例では疑似モジュール2は備えず、上記スロット選択信号の1/Nチェックは行わなくてもよい。即ち、検査対象ボード7のスロット数が少なく、不良発生時#CSラインも含めて目視チェックしてもそれ程工数が掛からなければ疑似モジュール2を省略しても構わない。
【0029】
次に、本発明の第2実施形態について図面を参照して説明する。本実施形態では、コントロール回路にスロット選択回路4を検査のために設けた点が第1実施形態と異なる。
【0030】
図2は、前記コントロール回路3に、スロット選択回路4を設けたコントロール回路5のブロック図である。スロット選択回路4はテストフラグ41、Nビットの選択レジスタ42、3ステートドライバ43、44より構成される。テストフラグ41はスロットへの信号、パターンのチェックを開始時セットされ、デコーダ34からの本来のスロット選択信号(3ステートドライバ44の出力)を無効化し、選択レジスタ42の各ビット(3ステートドライバ43の出力)を駆動しスロット選択信号(#CS0〜#CSN−1)として出力する。
【0031】
コントロール回路3に上記スロット選択回路4を設けることにより、本来機能としてスロット選択(#CS0〜#CSN−1)出力を持たない場合、或いは制御信号レジスタ32、制御論理33、デコーダ34のゲート規模がある程度ありこれらに関する不良がある場合も、スロットへのアドレス、データ信号やパターンのチェックを行える。
【0032】
次に、本発明の第3実施形態について図面を参照して説明する。図3は、本実施形態のボード検査方式の全体構成を示すブロック図である。コントロール回路5は、前記第2実施形態に示した回路ないし第1実施形態のコントロール回路3と同様である。検査時、スロット#0〜スロット#N−1には疑似モジュール1Aを実装する。又N枚の疑似モジュール1Aは疑似モジュール2Aと接続されている。
【0033】
疑似モジュール1Aは受信したアドレス信号をデータ幅分リピートしデータラインに折り返す為の、バッファ11及び3ステートドライバ14、・・21と、#CS信号の中継バッファ10、2入力ANDゲート51〜59、2入力ORゲート60〜67から構成される。
【0034】
ANDゲート51は疑似モジュール2Aのエラー信号がインアクティブで、検査対象スロット判定回路のRCS0がアクティブであれば「1」となる。
【0035】
ANDゲート52は疑似モジュール2AからのRCS0がアクティブで、NビットCS信号のビット0(CS0)がアクティブであれば「1」となる。
【0036】
ANDゲート59は疑似モジュール2AからのRCS0がアクティブで、NビットCS信号のビットN−1(CSN−1)がアクティブで「1」となる。
【0037】
疑似モジュール2Aは、N枚の疑似モジュール1Aから#CS0〜#CSN−1を受信し、前記同様のチェックをする1/Nチェック回路22、上記#CS0〜#CSN−1とチェック結果より検査対象スロットを判定しRCS0〜RCSN−1として出力する検査対象スロット判定回路、受信した#CS0〜#CSN−1を反転しNビット信号として、少なくとも疑似モジュール1A−1に送信する為のインバータ71〜78により構成される。
【0038】
尚、検査対象判定回路は2入力NANDゲート24とN−1個の2入力NORゲート25〜31より構成される。
【0039】
N=8とした場合の疑似モジュール2Aの入力(#CS0〜#CS7)と出力(RCS0〜RCS7、1/Nエラー)の真理値表を図4に示す。この図に示す様に#CS0〜#CS7は「0」レベルでアクティブな信号とし、RCS0〜RCS7は「1」レベルでアクティブな信号としている。
【0040】
#CS0〜#CS7の任意の2つ以上がアクティブであれば1/Nエラーとする。RCS0〜RCS7は1/Nエラーでなければ、#CS0〜#CS7を反転した値とし、1/Nエラー時はRCS0のみアクティブとし他はインアクティブとする。
【0041】
次に、本発明の実施の形態の動作について図3を参照して説明する。テスタ8よりコントロール回路5内のスロット選択回路4に、検査するスロット番号を設定する。このスロット選択信号(#CS0〜#CSN−1)はそれぞれ疑似モジュール1A−1、・・1A−Nの中継バッファ10を通じ、疑似モジュール2Aに渡される。
【0042】
ここで#CS信号パターンの不良がなければ1/Nチェック回路22のエラー信号は「0」でありRCS0〜RCSN−1は#CS0〜#CSN−1の反転値となり上記設定されたスロットのRCSがアクティブとなる。
【0043】
スロット#0を選択設定していればRCS0のみアクティブとなる。疑似モジュール1A−1ではANDゲート51が「1」になる。この出力はORゲート60〜67を通じドライバ14〜21の出力を駆動する。疑似モジュール1A−2〜1A−Nでは対応するRCSがインアクティブの為、折り返しドライバー出力はHi−Z状態のままである。従ってテスタ8は、返却データを読出データレジスタ36を通じ取込みスロット#0への信号、パターンの正常/不良を判定する。
【0044】
次に、スロット選択回路4にスロット#6の選択設定をしたが#CS6、#CS7が共にアクティブとなる不良が有る場合を説明する。1/Nチェック回路22のエラー信号が「1」となり、RCS信号はRCS0のみアクティブになる。疑似モジュール1A−1ではANDゲート51が「0」となるので、CS0〜CS5が「0」で、CS6、7が「1」であるので、ANDゲート52〜57が「0」、ANDゲート58、59が「1」となる。従って、折り返しドライバの内、ドライバ14〜19の出力はHi−Zとなり、ドライバ20、21の出力のみ駆動される。テスタ8は、返却データを取込み、データパターンより#CS7が不良でアクティブになったとみなしその旨を検査員に表示する。
【0045】
尚、図3において疑似モジュール1A−1から1A−NにNビットCS信号を供給しているが、疑似モジュール1Aを2種類とし、スロット#1〜#N−1の疑似モジュール1Aのドライバ出力のイネーブル論理をANDゲート51の出力のみにすれば、これらのスロットへのCS信号分配は不要となる。
【0046】
この様にし、本実施形態では、疑似モジュール2Aからテスタ8へのインタフェースを追加することなく、アドレス、データ信号のチェックに先立ち、スロット選択信号の不良を検出出来、検査員に不良個所を通知出来る。
【0047】
以上の説明では、検査対象ボード7をメモリモジュール用の複数スロットを持つボードとし説明したが、本発明のボード検査方式はPCI(Peripheral Component Interconnect)バスの拡張スロットを複数持つマザーボード及びライザカードのセットの検査にも適用できる。
【0048】
この場合、スロット選択信号は、各スロットに1対1配信されている、PCI−ID−SEL信号#0〜#Nとし、疑似モジュール1での折り返しはA/D信号の上位2バイトを下位2バイトに折り返すか或いは下位2バイトを上位2バイトに折り返す様に構成すればよい。
【0049】
又、本発明のボード検査方式はISA(Industrial Standard Architecture)バスやEISA(Extended Industrial Standard Architecture)バスの拡張スロットを複数持つマザーボード及びライザカードのセットの検査にも適用できる。
【0050】
この場合、スロット選択信号は、アドレス信号の例えば上位1〜2ビットと、I/Oライト信号とし、疑似モジュール1内に固有の自アドレス(#0〜#3)保持手段と、初期状態である時に前記受信アドレスと自アドレスが一致し、I/Oライトがアクティブであればセットされるフラグを設け、このフラグにより受信アドレス信号をデータラインに折り返すドライバ出力を駆動する様構成すればよい。
【0051】
【発明の効果】
本発明のボード検査方式は、スロットに実装する疑似モジュールが、スロット選択信号により、アドレスラインからデータライン、もしくはデータライン上位から下位への折り返しドライバ出力を駆動するので、検査前に全スロットに疑似モジュールを実装しておき疑似モジュールの差し替え無しで各スロットを順次検査出来、1回の検査でボード検査が可能となる効果を有す。
【0052】
又、アドレス、データラインチェックに先立ち、各スロット選択信号ラインの不良を指摘出来、不良解析が容易に行える効果も有す。
【0053】
更に、疑似モジュール2からテスタへのインタフェースを追加することなく、上記効果を得ることが出来る。
【図面の簡単な説明】
【図1】本発明によるボード検査方式の第1実施形態の全体構成のブロック図。
【図2】本発明によるボード検査方式の第2実施形態に於いて、図1のコントロール回路3に対し、スロット選択回路4を追加したコントロール回路5を示す図。
【図3】本発明によるボード検査方式の第3実施形態の全体構成のブロック図。
【図4】図3の疑似モジュール2Aの出力信号の真理値表。
【図5】従来のボード検査方式を説明する為の図。
【符号の説明】
1−1〜1−N 疑似モジュール1
1A−1〜1A−N 疑似モジュール1A
2 疑似モジュール2
2A 疑似モジュール2A
3、5 コントロール回路
4 スロット選択回路
6 コネクタ
7 検査対象ボード
8 テスタ
9 疑似SIMMカード
10、11 バッファ
12、13、23、71〜78 インバータ
14〜21、39、43、44 3ステートドライバ
22 1/Nチェック回路
37、38 ドライバ
24 NANDゲート
25〜31 NORゲート
32 制御信号レジスタ
33 制御論理
34 デコーダ
35 アドレスレジスタ
36 読出データレジスタ
41 テストフラグ
42 選択レジスタ
51〜59 ANDゲート
60〜67 ORゲート
Claims (7)
- アドレス信号の1式とデータ信号の1式のそれぞれがN(N:2、3、・・)個のスロットに1対Nで配信され、対応するスロット選択信号が前記N個のスロットの個々に配信されたボードの検査方式に於いて、一つのスロットに配信された前記アドレス信号1式を前記データ信号1式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号で前記折り返す回路の出力を駆動状態にする回路とを有す疑似モジュール1を備え、これを前記N個のスロットに同時に実装し、前記スロット選択信号を順次アクティブにしながら前記N個のスロットへの信号をチェックすることを特徴とするボード検査方式。
- アドレス信号の1式とデータ信号の1式のそれぞれがN(N:2、3、・・)個のスロットに1対Nで配信されたボードの検査方式に於いて、前記N個のスロットの一つを順次選択するスロット選択回路を予め前記ボードに備え、前記の一つのスロットに配信されたアドレス信号1式をデータ信号1式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号で前記折り返す回路の出力を駆動状態にする回路とを有す疑似モジュール1を備え、これを前記N個のスロットに同時に実装し、前記スロット選択信号を順次アクティブにしながら、前記N個のスロットへの信号をチェックすることを特徴とするボード検査方式。
- 前記N個のスロットに実装された疑似モジュール1のそれぞれより、前記スロット選択信号を受信しこれらの二つ以上のスロット選択信号が同時にアクティブであればエラーとして検出し、ボードのテスターに通知する疑似モジュール2を備えたことを特徴とする請求項1、又は2記載のボード検査方式。
- アドレス信号の1式とデータ信号の1式のそれぞれがN(N:2、3、・・)個のスロットに1対Nで配信され、対応するスロット選択信号が前記N個のスロットの個々に配信されたボードの検査方式に於いて、一つのスロットに配信された前記アドレス信号1式を前記データ信号1式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号を疑似モジュール2Aに送出し、疑似モジュール2Aより対応する検査対象スロット判定信号、前記スロット選択信号の二つ以上が同時にアクティブでないことのチェック結果信号、N個のスロット選択信号を受信し、前記検査対象スロット判定信号がアクティブの場合に、前記折り返す回路の出力を、前記チェック結果が正常であれば全面駆動し、エラーであれば前記N個のスロット選択信号の値に応じたパターンで部分駆動する回路とを有す疑似モジュール1Aと、疑似モジュール1Aのそれぞれよりスロット選択信号を受信し、これらの二つ以上のスロット選択信号が同時にアクティブでないことをチェックをし、正常時はスロット選択信号で選択されているスロットを、エラー時は特定のスロットを指定し前記検査対象スロット判定信号とし対応する前記疑似モジュール1Aに送出すると共に、少なくとも前記特定スロットの疑似モジュール1AにN個のスロット選択信号を送出する疑似モジュール2Aとを備えたことを特徴とするボード検査方式。
- アドレス信号の1式とデータ信号の1式のそれぞれがN(N:2、3、・・)個のスロットに1対Nで配信されたボードの検査方式に於いて、前記N個のスロットの一つを順次選択するスロット選択回路を予め前記ボードに備え、一つのスロットに配信されたアドレス信号1式を前記データ信号1式のビット数に等しくなる回数分リピートし、該スロットに配線されたデータ信号ラインに折り返す回路と、該スロットに配信されたスロット選択信号を疑似モジュール2Aに送出し、疑似モジュール2Aより対応する検査対象スロット判定信号、前記スロット選択信号の二つ以上が同時にアクティブでないことのチェック結果信号、N個のスロット選択信号を受信し、前記検査対象スロット判定信号がアクティブの場合に、前記折り返す回路の出力を、前記チェック結果が正常であれば全面駆動し、エラーであれば前記N個のスロット選択信号の値に応じたパターンで部分駆動する回路とを有す疑似モジュール1Aと、疑似モジュール1Aのそれぞれよりスロット選択信号を受信し、これらに対し前記チェックをし、正常時はスロット選択信号で選択されているスロットを、エラー時は特定のスロットを指定し前記検査対象スロット判定信号とし、これの各ビットを対応するスロットの疑似モジュール1Aに送出すると共に、少なくとも前記特定スロットの疑似モジュール1AにN個のスロット選択信号を送出する疑似モジュール2Aとを備えたことを特徴とするボード検査方式。
- 前記ボード上のN個のスロットが、メモリモジュール用スロットであることを特徴とする請求項1、2、4、又は5記載のボード検査方式。
- 前記ボード上のN個のスロットが、メモリモジュール用スロットであることを特徴とする請求項3記載のボード検査方式。
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