JP2001208807A - 複数のスロットを持つボードの検査方式 - Google Patents
複数のスロットを持つボードの検査方式Info
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- JP2001208807A JP2001208807A JP2000017671A JP2000017671A JP2001208807A JP 2001208807 A JP2001208807 A JP 2001208807A JP 2000017671 A JP2000017671 A JP 2000017671A JP 2000017671 A JP2000017671 A JP 2000017671A JP 2001208807 A JP2001208807 A JP 2001208807A
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Abstract
(57)【要約】
【課題】 従来、複数のスロットを持つボードの検査
は、１枚の疑似モジュールをスロットにＮ回差替え行っ
ており、かなりの工数、検査時間を要していた。 【解決手段】 上記ボードの電気検査に於いて、複数ス
ロットの一つを順次選択するスロット選択回路４と、ス
ロットに配信されたアドレス信号をデータ信号幅分リピ
ートしデータ信号ラインに折返す回路１４〜２１、疑似
モジュール２Ａより対応する検査対象スロット判定信号
（ＲＣＳ）、スロット選択信号ラインの１／Ｎチェック
信号、Ｎ個のスロット選択信号を受け、検査対象スロッ
トと判定されると、受信した１／Ｎチェックの正常／エ
ラーとＮ個のスロット選択信号値に応じ、折返回路１４
〜２１の出力を全面／部分駆動する疑似モジュール１Ａ
と、スロット選択信号を受け１／Ｎチェックをし、結果
と、エラー時特定スロットに固定する検査対象スロット
判定を送出する疑似モジュール２Ａとを備える。
は、１枚の疑似モジュールをスロットにＮ回差替え行っ
ており、かなりの工数、検査時間を要していた。 【解決手段】 上記ボードの電気検査に於いて、複数ス
ロットの一つを順次選択するスロット選択回路４と、ス
ロットに配信されたアドレス信号をデータ信号幅分リピ
ートしデータ信号ラインに折返す回路１４〜２１、疑似
モジュール２Ａより対応する検査対象スロット判定信号
（ＲＣＳ）、スロット選択信号ラインの１／Ｎチェック
信号、Ｎ個のスロット選択信号を受け、検査対象スロッ
トと判定されると、受信した１／Ｎチェックの正常／エ
ラーとＮ個のスロット選択信号値に応じ、折返回路１４
〜２１の出力を全面／部分駆動する疑似モジュール１Ａ
と、スロット選択信号を受け１／Ｎチェックをし、結果
と、エラー時特定スロットに固定する検査対象スロット
判定を送出する疑似モジュール２Ａとを備える。
Description
【０００１】
【発明の属する技術分野】本発明はアドレス及びデータ
信号を１対Ｎで複数のカードスロットに配信したボード
のコントロール回路と複数スロット間の信号ライン（リ
ピートゲートとその入出力配線）の電気的チェックに関
し、特にメモリモジュール用スロットや汎用バスの拡張
スロットを持つボード、ライザカードの検査方式に関す
る。
信号を１対Ｎで複数のカードスロットに配信したボード
のコントロール回路と複数スロット間の信号ライン（リ
ピートゲートとその入出力配線）の電気的チェックに関
し、特にメモリモジュール用スロットや汎用バスの拡張
スロットを持つボード、ライザカードの検査方式に関す
る。
【０００２】
【従来の技術】図５（Ａ）に、ＳＩＭＭ（Ｓｉｎｇｌｅ
Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）スロ
ットを複数備えたボードの電気検査で、従来行っている
コントロール回路とＳＩＭＭ間の信号及びパターンをチ
ェックする方式を示す。
Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）スロ
ットを複数備えたボードの電気検査で、従来行っている
コントロール回路とＳＩＭＭ間の信号及びパターンをチ
ェックする方式を示す。
【０００３】アドレス信号をデータ信号として折り返す
様にした疑似ＳＩＭＭカード９を、ＳＩＭＭスロットに
実装しテスタ８よりコントロール回路３内のアドレスレ
ジスタにテストデータパターンを設定し、データライン
を通じ同一のデータパターンがコントロール回路３を通
じ受信されることで信号やパターンをチェックする。
様にした疑似ＳＩＭＭカード９を、ＳＩＭＭスロットに
実装しテスタ８よりコントロール回路３内のアドレスレ
ジスタにテストデータパターンを設定し、データライン
を通じ同一のデータパターンがコントロール回路３を通
じ受信されることで信号やパターンをチェックする。
【０００４】しかしアドレス信号、データ信号がコント
ロール回路３からＳＩＭＭスロットに対し１対Ｎで配信
されており、Ｎ個のスロットに全て疑似ＳＩＭＭカード
１０を実装して検査すると、不良未検出となったり不良
箇所の特定が出来なかったりする。例えば、スロット＃
０へのアドレス或いはデータパターンのあるビットのラ
インが開放（オープン）不良であっても、他スロットか
ら正常データが返却されるのでこの不良は未検出とな
る。
ロール回路３からＳＩＭＭスロットに対し１対Ｎで配信
されており、Ｎ個のスロットに全て疑似ＳＩＭＭカード
１０を実装して検査すると、不良未検出となったり不良
箇所の特定が出来なかったりする。例えば、スロット＃
０へのアドレス或いはデータパターンのあるビットのラ
インが開放（オープン）不良であっても、他スロットか
ら正常データが返却されるのでこの不良は未検出とな
る。
【０００５】又、図５（Ｂ）の様に、コントロール回路
３からのアドレス信号分配をスロット＃０、＃１には第
１のバッファゲート出力を、スロット＃６、＃７には第
４のバッファゲート出力を分配していて、スロット＃６
へのアドレスパターンの隣接するビットラインが半田ブ
リッジ等で短絡する不良がある場合、スロット＃０〜ス
ロット＃７への信号、パターンチェックの最初で不良検
出はされるが、どのスロットへの信号、パターンの不良
か不明となる。
３からのアドレス信号分配をスロット＃０、＃１には第
１のバッファゲート出力を、スロット＃６、＃７には第
４のバッファゲート出力を分配していて、スロット＃６
へのアドレスパターンの隣接するビットラインが半田ブ
リッジ等で短絡する不良がある場合、スロット＃０〜ス
ロット＃７への信号、パターンチェックの最初で不良検
出はされるが、どのスロットへの信号、パターンの不良
か不明となる。
【０００６】この為１枚の疑似ＳＩＭＭカードをＮ回差
し替えながら検査する必要がある。
し替えながら検査する必要がある。
【０００７】
【発明が解決しようとする課題】従って、上記従来のボ
ード検査方式では、検査員の手間がかかり、また検査時
間も長くなるという欠点があった。この欠点は、疑似Ｓ
ＩＭＭカードで、折り返し回路をスロットの選択信号で
駆動する回路を設け、検査開始前に全てのスロットに疑
似ＳＩＭＭカードを実装し順次スロットを選択して検査
することで改善される。
ード検査方式では、検査員の手間がかかり、また検査時
間も長くなるという欠点があった。この欠点は、疑似Ｓ
ＩＭＭカードで、折り返し回路をスロットの選択信号で
駆動する回路を設け、検査開始前に全てのスロットに疑
似ＳＩＭＭカードを実装し順次スロットを選択して検査
することで改善される。
【０００８】しかし、スロット選択信号に不良がある場
合、検査結果だけでは、アドレス、データ、スロット選
択のいずれの不良か自動判定出来ず不良解析に時間がか
かる。そこでアドレス、データ信号ラインを検査する前
に、スロット選択信号の不良検出も行う様にすれば不良
解析をより効率的に行いうる。
合、検査結果だけでは、アドレス、データ、スロット選
択のいずれの不良か自動判定出来ず不良解析に時間がか
かる。そこでアドレス、データ信号ラインを検査する前
に、スロット選択信号の不良検出も行う様にすれば不良
解析をより効率的に行いうる。
【０００９】尚、メモリモジュール用スロットを持つボ
ードの試験に関し、試験用のカードにＪＴＡＧ（Ｊｏｉ
ｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）試験バッ
ファを設け、該バッファへのシフトパスによるスキャン
イン、アウトによりスロットへのパターンチェックを行
う試験が、特表平１１−５００８３１公報に開示されて
いる。
ードの試験に関し、試験用のカードにＪＴＡＧ（Ｊｏｉ
ｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）試験バッ
ファを設け、該バッファへのシフトパスによるスキャン
イン、アウトによりスロットへのパターンチェックを行
う試験が、特表平１１−５００８３１公報に開示されて
いる。
【００１０】この公報の技術では、上記欠点や課題は解
消されると考えられる。しかしこの技術では、テスタか
ら試験用カードのＪＴＡＧ試験バッファへのスキャンイ
ン、アウト機能を追加する必要がある。従って従来のテ
スタのハードウェアをそのまま流用出来ない。又、試験
対象ボードのコントロール回路にもＪＴＡＧ対応機能が
必須であり、複数のスロットをもつボードの全てに対応
出来ると言えない。
消されると考えられる。しかしこの技術では、テスタか
ら試験用カードのＪＴＡＧ試験バッファへのスキャンイ
ン、アウト機能を追加する必要がある。従って従来のテ
スタのハードウェアをそのまま流用出来ない。又、試験
対象ボードのコントロール回路にもＪＴＡＧ対応機能が
必須であり、複数のスロットをもつボードの全てに対応
出来ると言えない。
【００１１】
【課題を解決するための手段】本発明の第１のボード検
査方式は、アドレス信号及びデータ信号が１対Ｎで複数
のスロットに配信され、対応するスロット選択信号が前
記複数スロットの個々に配信されたボードの電気検査に
於いて、一つのスロットに配信されたアドレス信号をデ
ータ信号幅分リピートし、該スロットに配線されたデー
タ信号ラインに折り返す回路と、該スロットに配信され
たスロット選択信号で前記折り返し回路の出力を駆動状
態にする回路とを有す疑似モジュール１を備え、これを
前記複数スロットに同時に実装し、前記スロット選択信
号を順次アクティブにしながら前記複数スロットへの信
号をチェックすることを特徴とする。
査方式は、アドレス信号及びデータ信号が１対Ｎで複数
のスロットに配信され、対応するスロット選択信号が前
記複数スロットの個々に配信されたボードの電気検査に
於いて、一つのスロットに配信されたアドレス信号をデ
ータ信号幅分リピートし、該スロットに配線されたデー
タ信号ラインに折り返す回路と、該スロットに配信され
たスロット選択信号で前記折り返し回路の出力を駆動状
態にする回路とを有す疑似モジュール１を備え、これを
前記複数スロットに同時に実装し、前記スロット選択信
号を順次アクティブにしながら前記複数スロットへの信
号をチェックすることを特徴とする。
【００１２】本発明の第２のボード検査方式は、アドレ
ス信号及びデータ信号が１対Ｎで複数のスロットに配信
されたボードの電気検査に於いて、前記複数スロットの
一つを順次選択するスロット選択回路を予め前記ボード
に備え、前記の一つのスロットに配信されたアドレス信
号をデータ信号幅分リピートし、該スロットに配線され
たデータ信号ラインに折り返す回路と、該スロットに配
信されたスロット選択信号で前記折り返し回路の出力を
駆動状態にする回路とを有す疑似モジュール１を備え、
これを前記複数スロットに同時に実装し、前記スロット
選択信号を順次アクティブにしながら、前記複数スロッ
トへの信号をチェックすることを特徴とする。
ス信号及びデータ信号が１対Ｎで複数のスロットに配信
されたボードの電気検査に於いて、前記複数スロットの
一つを順次選択するスロット選択回路を予め前記ボード
に備え、前記の一つのスロットに配信されたアドレス信
号をデータ信号幅分リピートし、該スロットに配線され
たデータ信号ラインに折り返す回路と、該スロットに配
信されたスロット選択信号で前記折り返し回路の出力を
駆動状態にする回路とを有す疑似モジュール１を備え、
これを前記複数スロットに同時に実装し、前記スロット
選択信号を順次アクティブにしながら、前記複数スロッ
トへの信号をチェックすることを特徴とする。
【００１３】本発明の第３のボード検査方式は、前記複
数のスロットに実装された疑似モジュール１のそれぞれ
より、前記スロット選択信号を受信しこれらの１／Ｎチ
ェックをし同時に二つ以上のスロット選択信号がアクテ
ィブであればエラーとして検出し、前記ボードのテスタ
ーに通知する疑似モジュール２を備えたことを特徴とす
る。
数のスロットに実装された疑似モジュール１のそれぞれ
より、前記スロット選択信号を受信しこれらの１／Ｎチ
ェックをし同時に二つ以上のスロット選択信号がアクテ
ィブであればエラーとして検出し、前記ボードのテスタ
ーに通知する疑似モジュール２を備えたことを特徴とす
る。
【００１４】本発明の第４のボード検査方式は、アドレ
ス信号及びデータ信号が１対Ｎで複数のスロットに配信
され、対応するスロット選択信号が前記複数スロットの
個々に配信されたボードの電気検査に於いて、一つのス
ロットに配信されたアドレス信号をデータ信号幅分リピ
ートし、該スロットに配線されたデータ信号ラインに折
り返す回路と、該スロットに配信されたスロット選択信
号を疑似モジュール２Ａに送出し、疑似モジュール２Ａ
より対応する検査対象スロット判定信号、前記スロット
選択信号の１／Ｎチェック信号、Ｎ個のスロット選択信
号を受信し、検査対象スロットと判定された時に、前記
折り返し回路出力を、前記チェック結果が正常であれば
全面駆動し、エラーであれば前記Ｎ個のスロット選択信
号の値に応じたパターンで部分駆動する回路とを有す疑
似モジュール１Ａと、疑似モジュール１Ａのそれぞれよ
りスロット選択信号を受信し、これらに対し前記１／Ｎ
チェックをし、正常時はスロット選択信号で選択されて
いるスロットを、エラー時は特定のスロットを指定し前
記検査対象スロット判定信号とし対応する前記疑似モジ
ュール１Ａに送出すると共に、少なくとも前記特定スロ
ットの疑似モジュール１ＡにＮ個のスロット選択信号を
送出する疑似モジュール２Ａとを備えたことを特徴とす
る。
ス信号及びデータ信号が１対Ｎで複数のスロットに配信
され、対応するスロット選択信号が前記複数スロットの
個々に配信されたボードの電気検査に於いて、一つのス
ロットに配信されたアドレス信号をデータ信号幅分リピ
ートし、該スロットに配線されたデータ信号ラインに折
り返す回路と、該スロットに配信されたスロット選択信
号を疑似モジュール２Ａに送出し、疑似モジュール２Ａ
より対応する検査対象スロット判定信号、前記スロット
選択信号の１／Ｎチェック信号、Ｎ個のスロット選択信
号を受信し、検査対象スロットと判定された時に、前記
折り返し回路出力を、前記チェック結果が正常であれば
全面駆動し、エラーであれば前記Ｎ個のスロット選択信
号の値に応じたパターンで部分駆動する回路とを有す疑
似モジュール１Ａと、疑似モジュール１Ａのそれぞれよ
りスロット選択信号を受信し、これらに対し前記１／Ｎ
チェックをし、正常時はスロット選択信号で選択されて
いるスロットを、エラー時は特定のスロットを指定し前
記検査対象スロット判定信号とし対応する前記疑似モジ
ュール１Ａに送出すると共に、少なくとも前記特定スロ
ットの疑似モジュール１ＡにＮ個のスロット選択信号を
送出する疑似モジュール２Ａとを備えたことを特徴とす
る。
【００１５】本発明の第５のボード検査方式は、アドレ
ス信号及びデータ信号が１対Ｎで複数のスロットに配信
されたボードの電気検査に於いて、前記複数スロットの
一つを順次選択するスロット選択回路を予め前記ボード
に備え、一つのスロットに配信されたアドレス信号をデ
ータ信号幅分リピートし、該スロットに配線されたデー
タ信号ラインに折り返す回路と、該スロットに配信され
たスロット選択信号を疑似モジュール２Ａに送出し、疑
似モジュール２Ａより対応する検査対象スロット判定信
号、前記スロット選択信号の１／Ｎチェック信号、Ｎ個
のスロット選択信号を受信し、検査対象スロットと判定
された時に、前記折り返し回路出力を、前記チェック結
果が正常であれば全面駆動し、エラーであれば前記Ｎ個
のスロット選択信号の値に応じたパターンで部分駆動す
る回路とを有す疑似モジュール１Ａと、疑似モジュール
１Ａのそれぞれよりスロット選択信号を受信し、これら
に対し前記１／Ｎチェックをし、正常時はスロット選択
信号で選択されているスロットを、エラー時は特定のス
ロットを指定し前記検査対象スロット判定信号としそれ
ぞれのビットを対応する前記疑似モジュール１Ａに送出
すると共に、少なくとも前記特定スロットの疑似モジュ
ール１ＡにＮ個のスロット選択信号を送出する疑似モジ
ュール２Ａとを備えたことを特徴とする。
ス信号及びデータ信号が１対Ｎで複数のスロットに配信
されたボードの電気検査に於いて、前記複数スロットの
一つを順次選択するスロット選択回路を予め前記ボード
に備え、一つのスロットに配信されたアドレス信号をデ
ータ信号幅分リピートし、該スロットに配線されたデー
タ信号ラインに折り返す回路と、該スロットに配信され
たスロット選択信号を疑似モジュール２Ａに送出し、疑
似モジュール２Ａより対応する検査対象スロット判定信
号、前記スロット選択信号の１／Ｎチェック信号、Ｎ個
のスロット選択信号を受信し、検査対象スロットと判定
された時に、前記折り返し回路出力を、前記チェック結
果が正常であれば全面駆動し、エラーであれば前記Ｎ個
のスロット選択信号の値に応じたパターンで部分駆動す
る回路とを有す疑似モジュール１Ａと、疑似モジュール
１Ａのそれぞれよりスロット選択信号を受信し、これら
に対し前記１／Ｎチェックをし、正常時はスロット選択
信号で選択されているスロットを、エラー時は特定のス
ロットを指定し前記検査対象スロット判定信号としそれ
ぞれのビットを対応する前記疑似モジュール１Ａに送出
すると共に、少なくとも前記特定スロットの疑似モジュ
ール１ＡにＮ個のスロット選択信号を送出する疑似モジ
ュール２Ａとを備えたことを特徴とする。
【００１６】本発明の第６のボード検査方式は、前記第
１、２、４、又は５のボード検査方式において、前記ボ
ード上の複数のスロットが、メモリモジュール用スロッ
トであることを特徴とする。
１、２、４、又は５のボード検査方式において、前記ボ
ード上の複数のスロットが、メモリモジュール用スロッ
トであることを特徴とする。
【００１７】本発明の第７のボード検査方式は、前記第
３のボード検査方式において、前記ボード上の複数のス
ロットが、メモリモジュール用スロットであることを特
徴とする。
３のボード検査方式において、前記ボード上の複数のス
ロットが、メモリモジュール用スロットであることを特
徴とする。
【００１８】
【発明の実施の形態】次に、本発明の第１実施形態につ
いて図面を参照して詳細に説明する。図１は本実施形態
のボード検査方式の全体構成を示すブロック図である。
検査対象ボード７は、ＳＩＭＭ或いはＤＩＭＭ（Ｄｕａ
ｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ−Ｍｏｄｕｌｅ）用
のスロット＃０、・・スロット＃Ｎ−１を備えている。
又これらにアクセスする為の本来機能としてコントロー
ル回路３を持ち、この回路からアドレス信号（２０ビッ
ト）、データ信号（８０ビット）がスロット＃０〜＃Ｎ
−１に１対Ｎで配信され、＃ＣＳ０〜＃ＣＳＮ−１の各
スロット選択信号が１対１配信されている（ここで＃Ｃ
Ｓの＃は「０」アクティブを示す）。
いて図面を参照して詳細に説明する。図１は本実施形態
のボード検査方式の全体構成を示すブロック図である。
検査対象ボード７は、ＳＩＭＭ或いはＤＩＭＭ（Ｄｕａ
ｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ−Ｍｏｄｕｌｅ）用
のスロット＃０、・・スロット＃Ｎ−１を備えている。
又これらにアクセスする為の本来機能としてコントロー
ル回路３を持ち、この回路からアドレス信号（２０ビッ
ト）、データ信号（８０ビット）がスロット＃０〜＃Ｎ
−１に１対Ｎで配信され、＃ＣＳ０〜＃ＣＳＮ−１の各
スロット選択信号が１対１配信されている（ここで＃Ｃ
Ｓの＃は「０」アクティブを示す）。
【００１９】コントロール回路３は、アドレスレジスタ
３５、読出データレジスタ３６、制御信号レジスタ３
２、制御論理３３、デコーダ３４を有している。アドレ
スレジスタ３５の上位数ビットはデコーダ３４にてデー
コードされ、デコード出力が制御信号レジスタ３２の対
応するビット群の値に応じ制御論理３３の出力により活
性化される。
３５、読出データレジスタ３６、制御信号レジスタ３
２、制御論理３３、デコーダ３４を有している。アドレ
スレジスタ３５の上位数ビットはデコーダ３４にてデー
コードされ、デコード出力が制御信号レジスタ３２の対
応するビット群の値に応じ制御論理３３の出力により活
性化される。
【００２０】検査対象ボード７のボード検査時には、こ
のボード７と本来の上位装置との接続用コネクタ６を利
用しテスタ８を接続する。又、スロット＃０〜＃Ｎ−１
にはＮ枚の疑似モジュール１を実装する。
のボード７と本来の上位装置との接続用コネクタ６を利
用しテスタ８を接続する。又、スロット＃０〜＃Ｎ−１
にはＮ枚の疑似モジュール１を実装する。
【００２１】疑似モジュール１は検査用のモジュールカ
ードで、２０ビットのアドレス信号を４回リピートし８
０ビットのデータラインに返す。ドライバ１４、・・１
７は３ステート出力ドライバであり、イネーブル入力に
はインバータ１２からのＣＳ０信号が接続され、この信
号がアクティブであればドライバ１４、・・１７の出力
を駆動し、インアクティブであればハイインピーダンス
（Ｈｉ−Ｚ）状態にする。
ードで、２０ビットのアドレス信号を４回リピートし８
０ビットのデータラインに返す。ドライバ１４、・・１
７は３ステート出力ドライバであり、イネーブル入力に
はインバータ１２からのＣＳ０信号が接続され、この信
号がアクティブであればドライバ１４、・・１７の出力
を駆動し、インアクティブであればハイインピーダンス
（Ｈｉ−Ｚ）状態にする。
【００２２】疑似モジュール２はＮ枚の疑似モジュール
１より＃ＣＳ０、・・＃ＣＳＮ−１を受け、これらを１
／Ｎチェック回路２２にてチェックし、＃ＣＳ０〜＃Ｃ
ＳＮ−１の任意の二つ以上がアクティブであればエラー
としてテスタ８に通知する。
１より＃ＣＳ０、・・＃ＣＳＮ−１を受け、これらを１
／Ｎチェック回路２２にてチェックし、＃ＣＳ０〜＃Ｃ
ＳＮ−１の任意の二つ以上がアクティブであればエラー
としてテスタ８に通知する。
【００２３】次に本実施形態の動作についてＮ＝８と仮
定し説明する。先ずテスタ８よりアドレスレジスタ３５
の上位３ビットに「０００」を、下位部分にテストパタ
ーンデータを設定する。制御信号レジスタ３２にデコー
ダ出力を有効化する値を設定後、このレジスタ３２のビ
ットで書込データドライバ３９をＨｉ−Ｚにするビッ
ト、読出データレジスタ３６のストローブ指示に対応す
るビットを順次設定しその後読出データレジスタ３６の
値をテスタ８に読み取る。
定し説明する。先ずテスタ８よりアドレスレジスタ３５
の上位３ビットに「０００」を、下位部分にテストパタ
ーンデータを設定する。制御信号レジスタ３２にデコー
ダ出力を有効化する値を設定後、このレジスタ３２のビ
ットで書込データドライバ３９をＨｉ−Ｚにするビッ
ト、読出データレジスタ３６のストローブ指示に対応す
るビットを順次設定しその後読出データレジスタ３６の
値をテスタ８に読み取る。
【００２４】読取り値が、前記テストパターンデータが
リピートされた値であるか確認する。第２、３のテスト
データパターンでスロット＃０へのパターンを同様に検
査する。
リピートされた値であるか確認する。第２、３のテスト
データパターンでスロット＃０へのパターンを同様に検
査する。
【００２５】次にテスタ８よりアドレスレジスタ３５の
上位３ビットに「００１」を、下位部分にテストパター
ンデータを設定し以後前記と同様にスロット＃１への分
配信号やパターンを検査する。この様にしてスロット＃
Ｎ−１迄の分配信号やパターンを検査する。ここで、テ
スタ８から制御信号レジスタ３２にデコーダ出力を有効
化する値を設定した際に、疑似モジュール２からの１／
Ｎエラー信号をチェックし、エラーを示していれば対象
スロットのスロット選択信号ラインに関する不良（該ラ
インのオープンないし他信号との短絡不良）と見なし、
次のスロットへの信号やパターンのチェックに進む。
上位３ビットに「００１」を、下位部分にテストパター
ンデータを設定し以後前記と同様にスロット＃１への分
配信号やパターンを検査する。この様にしてスロット＃
Ｎ−１迄の分配信号やパターンを検査する。ここで、テ
スタ８から制御信号レジスタ３２にデコーダ出力を有効
化する値を設定した際に、疑似モジュール２からの１／
Ｎエラー信号をチェックし、エラーを示していれば対象
スロットのスロット選択信号ラインに関する不良（該ラ
インのオープンないし他信号との短絡不良）と見なし、
次のスロットへの信号やパターンのチェックに進む。
【００２６】そして最後にこのボードのスロットへの配
信ゲートや配線以外の検査不良と纏めてこれら不良の目
視確認、修理がなされ再検査される。
信ゲートや配線以外の検査不良と纏めてこれら不良の目
視確認、修理がなされ再検査される。
【００２７】図１においてコントロール回路３から各ス
ロットへのアドレス信号はパターンでのみ配信されてい
るが、途中にリピート用のバッファを含む場合も前記と
同様に検査できる。
ロットへのアドレス信号はパターンでのみ配信されてい
るが、途中にリピート用のバッファを含む場合も前記と
同様に検査できる。
【００２８】尚、本実施形態の他の実施例では疑似モジ
ュール２は備えず、上記スロット選択信号の１／Ｎチェ
ックは行わなくてもよい。即ち、検査対象ボード７のス
ロット数が少なく、不良発生時＃ＣＳラインも含めて目
視チェックしてもそれ程工数が掛からなければ疑似モジ
ュール２を省略しても構わない。
ュール２は備えず、上記スロット選択信号の１／Ｎチェ
ックは行わなくてもよい。即ち、検査対象ボード７のス
ロット数が少なく、不良発生時＃ＣＳラインも含めて目
視チェックしてもそれ程工数が掛からなければ疑似モジ
ュール２を省略しても構わない。
【００２９】次に、本発明の第２実施形態について図面
を参照して説明する。本実施形態では、コントロール回
路にスロット選択回路４を検査のために設けた点が第１
実施形態と異なる。
を参照して説明する。本実施形態では、コントロール回
路にスロット選択回路４を検査のために設けた点が第１
実施形態と異なる。
【００３０】図２は、前記コントロール回路３に、スロ
ット選択回路４を設けたコントロール回路５のブロック
図である。スロット選択回路４はテストフラグ４１、Ｎ
ビットの選択レジスタ４２、３ステートドライバ４３、
４４より構成される。テストフラグ４１はスロットへの
信号、パターンのチェックを開始時セットされ、デコー
ダ３４からの本来のスロット選択信号（３ステートドラ
イバ４４の出力）を無効化し、選択レジスタ４２の各ビ
ット（３ステートドライバ４３の出力）を駆動しスロッ
ト選択信号（＃ＣＳ０〜＃ＣＳＮ−１）として出力す
る。
ット選択回路４を設けたコントロール回路５のブロック
図である。スロット選択回路４はテストフラグ４１、Ｎ
ビットの選択レジスタ４２、３ステートドライバ４３、
４４より構成される。テストフラグ４１はスロットへの
信号、パターンのチェックを開始時セットされ、デコー
ダ３４からの本来のスロット選択信号（３ステートドラ
イバ４４の出力）を無効化し、選択レジスタ４２の各ビ
ット（３ステートドライバ４３の出力）を駆動しスロッ
ト選択信号（＃ＣＳ０〜＃ＣＳＮ−１）として出力す
る。
【００３１】コントロール回路３に上記スロット選択回
路４を設けることにより、本来機能としてスロット選択
（＃ＣＳ０〜＃ＣＳＮ−１）出力を持たない場合、或い
は制御信号レジスタ３２、制御論理３３、デコーダ３４
のゲート規模がある程度ありこれらに関する不良がある
場合も、スロットへのアドレス、データ信号やパターン
のチェックを行える。
路４を設けることにより、本来機能としてスロット選択
（＃ＣＳ０〜＃ＣＳＮ−１）出力を持たない場合、或い
は制御信号レジスタ３２、制御論理３３、デコーダ３４
のゲート規模がある程度ありこれらに関する不良がある
場合も、スロットへのアドレス、データ信号やパターン
のチェックを行える。
【００３２】次に、本発明の第３実施形態について図面
を参照して説明する。図３は、本実施形態のボード検査
方式の全体構成を示すブロック図である。コントロール
回路５は、前記第２実施形態に示した回路ないし第１実
施形態のコントロール回路３と同様である。検査時、ス
ロット＃０〜スロット＃Ｎ−１には疑似モジュール１Ａ
を実装する。又Ｎ枚の疑似モジュール１Ａは疑似モジュ
ール２Ａと接続されている。
を参照して説明する。図３は、本実施形態のボード検査
方式の全体構成を示すブロック図である。コントロール
回路５は、前記第２実施形態に示した回路ないし第１実
施形態のコントロール回路３と同様である。検査時、ス
ロット＃０〜スロット＃Ｎ−１には疑似モジュール１Ａ
を実装する。又Ｎ枚の疑似モジュール１Ａは疑似モジュ
ール２Ａと接続されている。
【００３３】疑似モジュール１Ａは受信したアドレス信
号をデータ幅分リピートしデータラインに折り返す為
の、バッファ１１及び３ステートドライバ１４、・・２
１と、＃ＣＳ信号の中継バッファ１０、２入力ＡＮＤゲ
ート５１〜５９、２入力ＯＲゲート６０〜６７から構成
される。
号をデータ幅分リピートしデータラインに折り返す為
の、バッファ１１及び３ステートドライバ１４、・・２
１と、＃ＣＳ信号の中継バッファ１０、２入力ＡＮＤゲ
ート５１〜５９、２入力ＯＲゲート６０〜６７から構成
される。
【００３４】ＡＮＤゲート５１は疑似モジュール２Ａの
エラー信号がインアクティブで、検査対象スロット判定
回路のＲＣＳ０がアクティブであれば「１」となる。
エラー信号がインアクティブで、検査対象スロット判定
回路のＲＣＳ０がアクティブであれば「１」となる。
【００３５】ＡＮＤゲート５２は疑似モジュール２Ａか
らのＲＣＳ０がアクティブで、ＮビットＣＳ信号のビッ
ト０（ＣＳ０）がアクティブであれば「１」となる。
らのＲＣＳ０がアクティブで、ＮビットＣＳ信号のビッ
ト０（ＣＳ０）がアクティブであれば「１」となる。
【００３６】ＡＮＤゲート５９は疑似モジュール２Ａか
らのＲＣＳ０がアクティブで、ＮビットＣＳ信号のビッ
トＮ−１（ＣＳＮ−１）がアクティブで「１」となる。
らのＲＣＳ０がアクティブで、ＮビットＣＳ信号のビッ
トＮ−１（ＣＳＮ−１）がアクティブで「１」となる。
【００３７】疑似モジュール２Ａは、Ｎ枚の疑似モジュ
ール１Ａから＃ＣＳ０〜＃ＣＳＮ−１を受信し、前記同
様のチェックをする１／Ｎチェック回路２２、上記＃Ｃ
Ｓ０〜＃ＣＳＮ−１とチェック結果より検査対象スロッ
トを判定しＲＣＳ０〜ＲＣＳＮ−１として出力する検査
対象スロット判定回路、受信した＃ＣＳ０〜＃ＣＳＮ−
１を反転しＮビット信号として、少なくとも疑似モジュ
ール１Ａ−１に送信する為のインバータ７１〜７８によ
り構成される。
ール１Ａから＃ＣＳ０〜＃ＣＳＮ−１を受信し、前記同
様のチェックをする１／Ｎチェック回路２２、上記＃Ｃ
Ｓ０〜＃ＣＳＮ−１とチェック結果より検査対象スロッ
トを判定しＲＣＳ０〜ＲＣＳＮ−１として出力する検査
対象スロット判定回路、受信した＃ＣＳ０〜＃ＣＳＮ−
１を反転しＮビット信号として、少なくとも疑似モジュ
ール１Ａ−１に送信する為のインバータ７１〜７８によ
り構成される。
【００３８】尚、検査対象判定回路は２入力ＮＡＮＤゲ
ート２４とＮ−１個の２入力ＮＯＲゲート２５〜３１よ
り構成される。
ート２４とＮ−１個の２入力ＮＯＲゲート２５〜３１よ
り構成される。
【００３９】Ｎ＝８とした場合の疑似モジュール２Ａの
入力（＃ＣＳ０〜＃ＣＳ７）と出力（ＲＣＳ０〜ＲＣＳ
７、１／Ｎエラー）の真理値表を図４に示す。この図に
示す様に＃ＣＳ０〜＃ＣＳ７は「０」レベルでアクティ
ブな信号とし、ＲＣＳ０〜ＲＣＳ７は「１」レベルでア
クティブな信号としている。
入力（＃ＣＳ０〜＃ＣＳ７）と出力（ＲＣＳ０〜ＲＣＳ
７、１／Ｎエラー）の真理値表を図４に示す。この図に
示す様に＃ＣＳ０〜＃ＣＳ７は「０」レベルでアクティ
ブな信号とし、ＲＣＳ０〜ＲＣＳ７は「１」レベルでア
クティブな信号としている。
【００４０】＃ＣＳ０〜＃ＣＳ７の任意の２つ以上がア
クティブであれば１／Ｎエラーとする。ＲＣＳ０〜ＲＣ
Ｓ７は１／Ｎエラーでなければ、＃ＣＳ０〜＃ＣＳ７を
反転した値とし、１／Ｎエラー時はＲＣＳ０のみアクテ
ィブとし他はインアクティブとする。
クティブであれば１／Ｎエラーとする。ＲＣＳ０〜ＲＣ
Ｓ７は１／Ｎエラーでなければ、＃ＣＳ０〜＃ＣＳ７を
反転した値とし、１／Ｎエラー時はＲＣＳ０のみアクテ
ィブとし他はインアクティブとする。
【００４１】次に、本発明の実施の形態の動作について
図３を参照して説明する。テスタ８よりコントロール回
路５内のスロット選択回路４に、検査するスロット番号
を設定する。このスロット選択信号（＃ＣＳ０〜＃ＣＳ
Ｎ−１）はそれぞれ疑似モジュール１Ａ−１、・・１Ａ
−Ｎの中継バッファ１０を通じ、疑似モジュール２Ａに
渡される。
図３を参照して説明する。テスタ８よりコントロール回
路５内のスロット選択回路４に、検査するスロット番号
を設定する。このスロット選択信号（＃ＣＳ０〜＃ＣＳ
Ｎ−１）はそれぞれ疑似モジュール１Ａ−１、・・１Ａ
−Ｎの中継バッファ１０を通じ、疑似モジュール２Ａに
渡される。
【００４２】ここで＃ＣＳ信号パターンの不良がなけれ
ば１／Ｎチェック回路２２のエラー信号は「０」であり
ＲＣＳ０〜ＲＣＳＮ−１は＃ＣＳ０〜＃ＣＳＮ−１の反
転値となり上記設定されたスロットのＲＣＳがアクティ
ブとなる。
ば１／Ｎチェック回路２２のエラー信号は「０」であり
ＲＣＳ０〜ＲＣＳＮ−１は＃ＣＳ０〜＃ＣＳＮ−１の反
転値となり上記設定されたスロットのＲＣＳがアクティ
ブとなる。
【００４３】スロット＃０を選択設定していればＲＣＳ
０のみアクティブとなる。疑似モジュール１Ａ−１では
ＡＮＤゲート５１が「１」になる。この出力はＯＲゲー
ト６０〜６７を通じドライバ１４〜２１の出力を駆動す
る。疑似モジュール１Ａ−２〜１Ａ−Ｎでは対応するＲ
ＣＳがインアクティブの為、折り返しドライバー出力は
Ｈｉ−Ｚ状態のままである。従ってテスタ８は、返却デ
ータを読出データレジスタ３６を通じ取込みスロット＃
０への信号、パターンの正常／不良を判定する。
０のみアクティブとなる。疑似モジュール１Ａ−１では
ＡＮＤゲート５１が「１」になる。この出力はＯＲゲー
ト６０〜６７を通じドライバ１４〜２１の出力を駆動す
る。疑似モジュール１Ａ−２〜１Ａ−Ｎでは対応するＲ
ＣＳがインアクティブの為、折り返しドライバー出力は
Ｈｉ−Ｚ状態のままである。従ってテスタ８は、返却デ
ータを読出データレジスタ３６を通じ取込みスロット＃
０への信号、パターンの正常／不良を判定する。
【００４４】次に、スロット選択回路４にスロット＃６
の選択設定をしたが＃ＣＳ６、＃ＣＳ７が共にアクティ
ブとなる不良が有る場合を説明する。１／Ｎチェック回
路２２のエラー信号が「１」となり、ＲＣＳ信号はＲＣ
Ｓ０のみアクティブになる。疑似モジュール１Ａ−１で
はＡＮＤゲート５１が「０」となるので、ＣＳ０〜ＣＳ
５が「０」で、ＣＳ６、７が「１」であるので、ＡＮＤ
ゲート５２〜５７が「０」、ＡＮＤゲート５８、５９が
「１」となる。従って、折り返しドライバの内、ドライ
バ１４〜１９の出力はＨｉ−Ｚとなり、ドライバ２０、
２１の出力のみ駆動される。テスタ８は、返却データを
取込み、データパターンより＃ＣＳ７が不良でアクティ
ブになったとみなしその旨を検査員に表示する。
の選択設定をしたが＃ＣＳ６、＃ＣＳ７が共にアクティ
ブとなる不良が有る場合を説明する。１／Ｎチェック回
路２２のエラー信号が「１」となり、ＲＣＳ信号はＲＣ
Ｓ０のみアクティブになる。疑似モジュール１Ａ−１で
はＡＮＤゲート５１が「０」となるので、ＣＳ０〜ＣＳ
５が「０」で、ＣＳ６、７が「１」であるので、ＡＮＤ
ゲート５２〜５７が「０」、ＡＮＤゲート５８、５９が
「１」となる。従って、折り返しドライバの内、ドライ
バ１４〜１９の出力はＨｉ−Ｚとなり、ドライバ２０、
２１の出力のみ駆動される。テスタ８は、返却データを
取込み、データパターンより＃ＣＳ７が不良でアクティ
ブになったとみなしその旨を検査員に表示する。
【００４５】尚、図３において疑似モジュール１Ａ−１
から１Ａ−ＮにＮビットＣＳ信号を供給しているが、疑
似モジュール１Ａを２種類とし、スロット＃１〜＃Ｎ−
１の疑似モジュール１Ａのドライバ出力のイネーブル論
理をＡＮＤゲート５１の出力のみにすれば、これらのス
ロットへのＣＳ信号分配は不要となる。
から１Ａ−ＮにＮビットＣＳ信号を供給しているが、疑
似モジュール１Ａを２種類とし、スロット＃１〜＃Ｎ−
１の疑似モジュール１Ａのドライバ出力のイネーブル論
理をＡＮＤゲート５１の出力のみにすれば、これらのス
ロットへのＣＳ信号分配は不要となる。
【００４６】この様にし、本実施形態では、疑似モジュ
ール２Ａからテスタ８へのインタフェースを追加するこ
となく、アドレス、データ信号のチェックに先立ち、ス
ロット選択信号の不良を検出出来、検査員に不良個所を
通知出来る。
ール２Ａからテスタ８へのインタフェースを追加するこ
となく、アドレス、データ信号のチェックに先立ち、ス
ロット選択信号の不良を検出出来、検査員に不良個所を
通知出来る。
【００４７】以上の説明では、検査対象ボード７をメモ
リモジュール用の複数スロットを持つボードとし説明し
たが、本発明のボード検査方式はＰＣＩ（Ｐｅｒｉｐｈ
ｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅ
ｃｔ）バスの拡張スロットを複数持つマザーボード及び
ライザカードのセットの検査にも適用できる。
リモジュール用の複数スロットを持つボードとし説明し
たが、本発明のボード検査方式はＰＣＩ（Ｐｅｒｉｐｈ
ｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅ
ｃｔ）バスの拡張スロットを複数持つマザーボード及び
ライザカードのセットの検査にも適用できる。
【００４８】この場合、スロット選択信号は、各スロッ
トに１対１配信されている、ＰＣＩ−ＩＤ−ＳＥＬ信号
＃０〜＃Ｎとし、疑似モジュール１での折り返しはＡ／
Ｄ信号の上位２バイトを下位２バイトに折り返すか或い
は下位２バイトを上位２バイトに折り返す様に構成すれ
ばよい。
トに１対１配信されている、ＰＣＩ−ＩＤ−ＳＥＬ信号
＃０〜＃Ｎとし、疑似モジュール１での折り返しはＡ／
Ｄ信号の上位２バイトを下位２バイトに折り返すか或い
は下位２バイトを上位２バイトに折り返す様に構成すれ
ばよい。
【００４９】又、本発明のボード検査方式はＩＳＡ（Ｉ
ｎｄｕｓｔｒｉａｌ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔ
ｅｃｔｕｒｅ）バスやＥＩＳＡ（Ｅｘｔｅｎｄｅｄ Ｉ
ｎｄｕｓｔｒｉａｌ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔ
ｅｃｔｕｒｅ）バスの拡張スロットを複数持つマザーボ
ード及びライザカードのセットの検査にも適用できる。
ｎｄｕｓｔｒｉａｌ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔ
ｅｃｔｕｒｅ）バスやＥＩＳＡ（Ｅｘｔｅｎｄｅｄ Ｉ
ｎｄｕｓｔｒｉａｌ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔ
ｅｃｔｕｒｅ）バスの拡張スロットを複数持つマザーボ
ード及びライザカードのセットの検査にも適用できる。
【００５０】この場合、スロット選択信号は、アドレス
信号の例えば上位１〜２ビットと、Ｉ／Ｏライト信号と
し、疑似モジュール１内に固有の自アドレス（＃０〜＃
３）保持手段と、初期状態である時に前記受信アドレス
と自アドレスが一致し、Ｉ／Ｏライトがアクティブであ
ればセットされるフラグを設け、このフラグにより受信
アドレス信号をデータラインに折り返すドライバ出力を
駆動する様構成すればよい。
信号の例えば上位１〜２ビットと、Ｉ／Ｏライト信号と
し、疑似モジュール１内に固有の自アドレス（＃０〜＃
３）保持手段と、初期状態である時に前記受信アドレス
と自アドレスが一致し、Ｉ／Ｏライトがアクティブであ
ればセットされるフラグを設け、このフラグにより受信
アドレス信号をデータラインに折り返すドライバ出力を
駆動する様構成すればよい。
【００５１】
【発明の効果】本発明のボード検査方式は、スロットに
実装する疑似モジュールが、スロット選択信号により、
アドレスラインからデータライン、もしくはデータライ
ン上位から下位への折り返しドライバ出力を駆動するの
で、検査前に全スロットに疑似モジュールを実装してお
き疑似モジュールの差し替え無しで各スロットを順次検
査出来、１回の検査でボード検査が可能となる効果を有
す。
実装する疑似モジュールが、スロット選択信号により、
アドレスラインからデータライン、もしくはデータライ
ン上位から下位への折り返しドライバ出力を駆動するの
で、検査前に全スロットに疑似モジュールを実装してお
き疑似モジュールの差し替え無しで各スロットを順次検
査出来、１回の検査でボード検査が可能となる効果を有
す。
【００５２】又、アドレス、データラインチェックに先
立ち、各スロット選択信号ラインの不良を指摘出来、不
良解析が容易に行える効果も有す。
立ち、各スロット選択信号ラインの不良を指摘出来、不
良解析が容易に行える効果も有す。
【００５３】更に、疑似モジュール２からテスタへのイ
ンタフェースを追加することなく、上記効果を得ること
が出来る。
ンタフェースを追加することなく、上記効果を得ること
が出来る。
【図１】本発明によるボード検査方式の第１実施形態の
全体構成のブロック図。
全体構成のブロック図。
【図２】本発明によるボード検査方式の第２実施形態に
於いて、図１のコントロール回路３に対し、スロット選
択回路４を追加したコントロール回路５を示す図。
於いて、図１のコントロール回路３に対し、スロット選
択回路４を追加したコントロール回路５を示す図。
【図３】本発明によるボード検査方式の第３実施形態の
全体構成のブロック図。
全体構成のブロック図。
【図４】図３の疑似モジュール２Ａの出力信号の真理値
表。
表。
【図５】従来のボード検査方式を説明する為の図。
１−１〜１−Ｎ 疑似モジュール１ １Ａ−１〜１Ａ−Ｎ 疑似モジュール１Ａ ２ 疑似モジュール２ ２Ａ 疑似モジュール２Ａ ３、５ コントロール回路 ４ スロット選択回路 ６ コネクタ ７ 検査対象ボード ８ テスタ ９ 疑似ＳＩＭＭカード １０、１１ バッファ １２、１３、２３、７１〜７８ インバータ １４〜２１、３９、４３、４４ ３ステートドライバ ２２ １／Ｎチェック回路 ３７、３８ ドライバ ２４ ＮＡＮＤゲート ２５〜３１ ＮＯＲゲート ３２ 制御信号レジスタ ３３ 制御論理 ３４ デコーダ ３５ アドレスレジスタ ３６ 読出データレジスタ ４１ テストフラグ ４２ 選択レジスタ ５１〜５９ ＡＮＤゲート ６０〜６７ ＯＲゲート
Claims (7)
- 【請求項１】 アドレス信号及びデータ信号が１対Ｎで
複数のスロットに配信され、対応するスロット選択信号
が前記複数スロットの個々に配信されたボードの電気検
査に於いて、一つのスロットに配信されたアドレス信号
をデータ信号幅分リピートし、該スロットに配線された
データ信号ラインに折り返す回路と、該スロットに配信
されたスロット選択信号で前記折り返し回路の出力を駆
動状態にする回路とを有す疑似モジュール１を備え、こ
れを前記複数スロットに同時に実装し、前記スロット選
択信号を順次アクティブにしながら前記複数スロットへ
の信号をチェックすることを特徴とするボード検査方
式。 - 【請求項２】 アドレス信号及びデータ信号が１対Ｎで
複数のスロットに配信されたボードの電気検査に於い
て、前記複数スロットの一つを順次選択するスロット選
択回路を予め前記ボードに備え、前記の一つのスロット
に配信されたアドレス信号をデータ信号幅分リピート
し、該スロットに配線されたデータ信号ラインに折り返
す回路と、該スロットに配信されたスロット選択信号で
前記折り返し回路の出力を駆動状態にする回路とを有す
疑似モジュール１を備え、これを前記複数スロットに同
時に実装し、前記スロット選択信号を順次アクティブに
しながら、前記複数スロットへの信号をチェックするこ
とを特徴とするボード検査方式。 - 【請求項３】 前記複数のスロットに実装された疑似モ
ジュール１のそれぞれより、前記スロット選択信号を受
信しこれらの１／Ｎチェックをし同時に二つ以上のスロ
ット選択信号がアクティブであればエラーとして検出
し、前記ボードのテスターに通知する疑似モジュール２
を備えたことを特徴とする請求項１、又は２記載のボー
ド検査方式。 - 【請求項４】 アドレス信号及びデータ信号が１対Ｎで
複数のスロットに配信され、対応するスロット選択信号
が前記複数スロットの個々に配信されたボードの電気検
査に於いて、一つのスロットに配信されたアドレス信号
をデータ信号幅分リピートし、該スロットに配線された
データ信号ラインに折り返す回路と、該スロットに配信
されたスロット選択信号を疑似モジュール２Ａに送出
し、疑似モジュール２Ａより対応する検査対象スロット
判定信号、前記スロット選択信号の１／Ｎチェック信
号、Ｎ個のスロット選択信号を受信し、検査対象スロッ
トと判定された時に、前記折り返し回路出力を、前記チ
ェック結果が正常であれば全面駆動し、エラーであれば
前記Ｎ個のスロット選択信号の値に応じたパターンで部
分駆動する回路とを有す疑似モジュール１Ａと、疑似モ
ジュール１Ａのそれぞれよりスロット選択信号を受信
し、これらに対し前記１／Ｎチェックをし、正常時はス
ロット選択信号で選択されているスロットを、エラー時
は特定のスロットを指定し前記検査対象スロット判定信
号とし対応する前記疑似モジュール１Ａに送出すると共
に、少なくとも前記特定スロットの疑似モジュール１Ａ
にＮ個のスロット選択信号を送出する疑似モジュール２
Ａとを備えたことを特徴とするボード検査方式。 - 【請求項５】 アドレス信号及びデータ信号が１対Ｎで
複数のスロットに配信されたボードの電気検査に於い
て、前記複数スロットの一つを順次選択するスロット選
択回路を予め前記ボードに備え、一つのスロットに配信
されたアドレス信号をデータ信号幅分リピートし、該ス
ロットに配線されたデータ信号ラインに折り返す回路
と、該スロットに配信されたスロット選択信号を疑似モ
ジュール２Ａに送出し、疑似モジュール２Ａより対応す
る検査対象スロット判定信号、前記スロット選択信号の
１／Ｎチェック信号、Ｎ個のスロット選択信号を受信
し、検査対象スロットと判定された時に、前記折り返し
回路出力を、前記チェック結果が正常であれば全面駆動
し、エラーであれば前記Ｎ個のスロット選択信号の値に
応じたパターンで部分駆動する回路とを有す疑似モジュ
ール１Ａと、疑似モジュール１Ａのそれぞれよりスロッ
ト選択信号を受信し、これらに対し前記１／Ｎチェック
をし、正常時はスロット選択信号で選択されているスロ
ットを、エラー時は特定のスロットを指定し前記検査対
象スロット判定信号としそれぞれのビットを対応する前
記疑似モジュール１Ａに送出すると共に、少なくとも前
記特定スロットの疑似モジュール１ＡにＮ個のスロット
選択信号を送出する疑似モジュール２Ａとを備えたこと
を特徴とするボード検査方式。 - 【請求項６】 前記ボード上の複数のスロットが、メモ
リモジュール用スロットであることを特徴とする請求項
１、２、４、又は５記載のボード検査方式。 - 【請求項７】 前記ボード上の複数のスロットが、メモ
リモジュール用スロットであることを特徴とする請求項
３記載のボード検査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017671A JP3586609B2 (ja) | 2000-01-26 | 2000-01-26 | 複数のスロットを持つボードの検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000017671A JP3586609B2 (ja) | 2000-01-26 | 2000-01-26 | 複数のスロットを持つボードの検査方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001208807A true JP2001208807A (ja) | 2001-08-03 |
| JP3586609B2 JP3586609B2 (ja) | 2004-11-10 |
Family
ID=18544633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000017671A Expired - Fee Related JP3586609B2 (ja) | 2000-01-26 | 2000-01-26 | 複数のスロットを持つボードの検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3586609B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007010552A (ja) * | 2005-07-01 | 2007-01-18 | Fujitsu Ltd | バックワイヤリングボードの診断方式 |
| JP2011038934A (ja) * | 2009-08-12 | 2011-02-24 | Fujitsu Ltd | バックプレーン試験システム、バックプレーン試験ボード |
-
2000
- 2000-01-26 JP JP2000017671A patent/JP3586609B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007010552A (ja) * | 2005-07-01 | 2007-01-18 | Fujitsu Ltd | バックワイヤリングボードの診断方式 |
| JP2011038934A (ja) * | 2009-08-12 | 2011-02-24 | Fujitsu Ltd | バックプレーン試験システム、バックプレーン試験ボード |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3586609B2 (ja) | 2004-11-10 |
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